제품 세부 정보

Created with Pixso. 집 Created with Pixso. 제품 Created with Pixso.
MOS 콘덴시터
Created with Pixso.

심층 함정 소극 MOS 응압기 HACC102S30V470 470pF 30V 제로 C-V 히스테레시 SLC

심층 함정 소극 MOS 응압기 HACC102S30V470 470pF 30V 제로 C-V 히스테레시 SLC

브랜드 이름: Hoan
모델 번호: HACC102S30V470
MOQ: 10개
지불 조건: L/C,D/A,D/P,T/T
상세 정보
원래 장소:
중국 산시성
인증:
ISO 9001:2015, RoHS
칩 크기:
0.50x0.50x0.15mm
최고 금속화:
Au, 최소 2.5um
후면 금속화:
Au, 1.0um 최소
작동 온도:
-55°C ~ +125°C
RoHS 규제:
EU 2015/863 준수
ESD 클래스:
클래스 0(HBM)
장착 유형:
와이어 본딩 가능/공융 다이 부착
강조하다:

딥 레벨 트랩 패시베이션 MOS 커패시터

,

470pF 30V MOS 커패시터

,

제로 C-V 히스테리시스 SLC 커패시터

제품 설명

딥 레벨 트랩 패시베이션 MOS 커패시터 HACC102S30V470 470pF 30V


요약: HACC102S30V470는 470 pF ±10%, 30 V DC 단일 레이어 MOS 커패시터로, 딥 레벨 트랩 패시베이션된 Si/SiO열 산화 실리콘 (SiO 인터페이스를 갖추고 있습니다. 인터페이스 트랩 밀도, C-V 히스테리시스 및 장기 전하 트래핑이 안정성에 영향을 미치는 RF 매칭, 필터링 및 정밀 아날로그 회로에 사용됩니다.

개요

HACC102S30V470는 플로트 존 실리콘 기판(1000 Ω·cm 이상)에 300nm 두께의 열 산화 실리콘(SiO열 산화 실리콘 (SiO) 유전체와 수소/포밍 가스 패시베이션 어닐링으로 제작되었습니다. 칩 크기는 0.50 × 0.50 × 0.15mm이며, 최소 2.5μm의 금 상부 금속화가 적용됩니다. 와이어 본딩 및 공융 다이 접착을 지원합니다.


주요 특징

  • 딥 레벨 트랩 패시베이션: Dit는 일반적으로 5 × 1010 cm-2 eV-1 미만입니다.
  • 제로 C-V 히스테리시스: 업/다운 스윕 간 10mV 미만.
  • 전하 트랩 제거: 낮은 유전체 흡수 및 DC 바이어스 디레이팅 없음.
  • 470 pF ±10% (30 V DC) 및 거의 선형적인 TCC +35 ppm/°C.
  • 단일 레이어 구조로 고유 ESL이 0.05 nH 미만입니다.
  • ISO 9001:2015 및 RoHS 준수, 와이어 본딩 가능한 금속화.
  • 동일한 0.50mm 플랫폼에서 사용자 정의 커패시턴스 값 사용 가능.

전기적 사양 (T = 25°C, 별도 명시되지 않은 경우)

매개변수 값 테스트 조건
커패시턴스 470 pF ±10% 1 MHz, 1.0 Vrms
커패시턴스 허용 오차 옵션 ±10% (K), ±5% (J) -55°C ~ +125°C
정격 DC 전압 30 V 연속 작동
유전체 강도 100 V DC 이상 1분, 25°C
인터페이스 트랩 밀도 (Dit) 5 × 1010 cm-2 eV-1 미만
패시베이션 후 일반값 C-V 히스테리시스 10 mV 미만
업/다운 바이어스 스윕 DC 바이어스 계수 10 ppm/V 미만
0-30 V TCC 작동 온도
-55°C ~ +125°C 1 MHz에서의 Q 팩터 >2000
일반값 누설 전류 10 nA 미만
30 V DC, 25°C 유전체열 산화 실리콘 (SiO2 ), 300 nm
패시베이션된 인터페이스 칩 치수 0.50 × 0.50 × 0.15 mm
±0.025 mm 작동 온도 -55°C ~ +125°C


—


  • 일반적인 응용 분야
  • 정밀 RF 임피던스 매칭 및 필터 네트워크
  • 아날로그 및 혼합 신호 프론트 엔드의 안정적인 DC 차단
  • 히스테리시스 없는 튜닝이 필요한 VCO 및 기준 회로
  • 샘플 앤 홀드 및 정밀 적분기 스테이지


심층 함정 소극 MOS 응압기 HACC102S30V470 470pF 30V 제로 C-V 히스테레시 SLC