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Capacitores MOS
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Capacitores MOS ESL Ultra-Baixo 680 pF 50V Tolerantes a Falha Suave de Camada Única Chip para Proteção de Circuito

Capacitores MOS ESL Ultra-Baixo 680 pF 50V Tolerantes a Falha Suave de Camada Única Chip para Proteção de Circuito

Marca: Hoan
Número do modelo: HACC681S50V750
Quantidade mínima: 10 peças
Condições de pagamento: T/T,L/C,D/A,D/P
Informações pormenorizadas
Lugar de origem:
Shanxi, China
Certificação:
ISO 9001:2015
Tipo dieléctrico:
COG/NPO (Classe I, paraelétrico)
Substrato:
Silício de zona flutuante, >1000 Ohm·cm
Coeficiente de polarização DC (VCC):
<10 ppm/V
Corrente de vazamento:
<10 nA a 25°C, <100 nA a 125°C (tensão nominal)
Metalização Superior:
TaN/TiW/Ni/Au, ≥2,5µm Au
Personalização:
Capacitância, tensão, geometria, dielétrico, metalização e atribuição de família de produtos configu
Destacar:

Capacitores MOS de 680 pF

,

Capacitores de chip de camada única de 50V

,

Capacitores tolerantes a falha suave

Descrição do produto

O que é este produto

Um capacitor MOS de camada única é um capacitor planar metal-isolante-semicondutor construído em um substrato de silício float-zone com um SiO termicamente crescido2 dielétrico. Como o caminho de corrente é uma única barreira vertical sem eletrodos internos e sem vias, o dispositivo apresenta indutância série equivalente muito baixa e uma dispersão muito pequena na capacitância em função da temperatura e da polarização. Este modelo é a variante de maior área de ocupação, destinada a funções de proteção e desacoplamento de alta corrente.

  • Tipo de produto: capacitor MOS de camada única / capacitor de chip soldável por fio
  • Modelo: HACC681S50V750  |  Marca: Hoan
  • Capacitância: 680 pF ±10%  |  Tensão nominal: 50 V DC
  • Tamanho do chip: 0,75 × 0,75 × 0,20 mm  |  Dielétrico: COG/NPO (Classe I)
  • Montagem: soldagem por fio, ou epóxi condutivo / AuSn / montagem de chip de prata sinterizada


Baixa indutância parasita e resposta transiente

A capacidade de um capacitor de manter uma linha estável durante um transiente rápido é definida pela impedância que ele apresenta nos primeiros nanossegundos, e nessas escalas de tempo, a impedância é dominada pela ESL em vez da capacitância. A construção de camada única colapsa o loop de corrente para um caminho vertical de 0,20 mm, que é onde reside a vantagem transiente.

  • ESL intrínseca abaixo de 0,05 nH, aproximadamente uma ordem de magnitude menor que um chip cerâmico multicamadas comparável
  • ESR abaixo de 0,05 Ω a 1 GHz, de modo que o clamp se comporta resistivamente em vez de indutivamente na borda do transiente
  • Frequência de auto-ressonância acima de 1,5 GHz no nível do chip, mantendo a peça capacitiva em toda a banda de interesse
  • Sem atenuação de polarização DC e sem oscilação piezoelétrica, pois o dielétrico é paraelétrico
  • Múltiplas ligações paralelas no pad de 0,75 mm suportam correntes de pulso acima de 1 A rms

Em um caminho de inrush de hot-plug ou em uma rede de polarização que alimenta um estágio de potência de banda larga, o resultado prático é um overshoot de clamp menor e uma cauda de assentamento mais curta do que uma peça multicamadas de mesmo valor, sem empilhar capacitores em série para suportar a excursão de tensão.


Opções de personalização

Este modelo é uma plataforma configurável em vez de um item de catálogo fixo, portanto, a peça pode ser reespecificada para uma determinada linha, forma de onda ou footprint. A mesma plataforma também pode ser realocada para outra família de produtos em sua estrutura de catálogo quando sua classificação de compras ou catálogo assim o exigir.


Parâmetro Padrão Personalização disponível
Capacitância 680 pF ±10% 10 pF a 10.000 pF; ±5% ou tolerância mais apertada
Tensão nominal 50 V DC 6,3 V a 500 V DC; 1000 V com dielétrico empilhado
Dimensões do chip 0,75 × 0,75 × 0,20 mm 0,25 × 0,25 mm a 5,0 × 5,0 mm; retangular até proporção de 4:1
Dielétrico COG/NPO (Classe I) X7R (Classe II), alta-K, pilhas de camadas personalizadas
Metalização superior TaN/TiW/Ni/Au, 2,5 µm Au Até 5,0 µm Au; opção de alumínio
Metalização traseira TiW-Pt-Au, 1,0 µm Au Apenas Au; pré-deposição de AuSn ou AuGe; acabamento sinterizável com prata
Arquitetura de design Com borda dupla face Com borda unilateral ou sem borda
Tempo de protótipo 3–4 semanas 1–2 semanas com urgência para valores padrão


Aplicações típicas

  • Redes de hot-plug e limitação de inrush em placas de linha de telecomunicações e datacom
  • Clamp de dump de carga e surto em linhas de 12–48 V
  • Desacoplamento de polarização para estágios de potência de banda larga em fontes de 28–50 V
  • Filtragem de entrada e saída em conversores chaveados com alto dV/dt
  • Supressão de transientes em placas de potência industrial, medição e instrumentação
  • Bypass de RF de banda larga e bloqueio de DC em módulos compactos


Capacitores MOS ESL Ultra-Baixo 680 pF 50V Tolerantes a Falha Suave de Camada Única Chip para Proteção de Circuito