| Nama Merek: | Hoan |
| Nomor Model: | HACC681S50V750 |
| MOQ: | 10 buah |
| Ketentuan Pembayaran: | T/T,L/C,D/A,D/P |
Kapasitor MOS lapisan tunggal adalah kapasitor planar metal-insulator-semiconductor yang dibangun di atas substrat silikon float-zone dengan SiO yang tumbuh secara termal2 dielektrik. Karena jalur arus adalah penghalang vertikal tunggal tanpa elektroda internal dan tanpa vias, perangkat menghadirkan induktansi seri ekuivalen yang sangat rendah dan penyebaran kapasitansi yang sangat kecil di seluruh suhu dan bias. Model ini adalah varian jejak yang lebih besar, ditujukan untuk peran perlindungan dan pemutusan arus tinggi.
Kemampuan kapasitor untuk menjaga rel tetap stabil selama transien cepat ditentukan oleh impedansi yang disajikannya dalam beberapa nanodetik pertama, dan pada skala waktu tersebut impedansi didominasi oleh ESL daripada kapasitansi. Konstruksi lapisan tunggal meruntuhkan loop arus ke jalur vertikal 0,20 mm, di mana keunggulan transien berasal.
Dalam jalur arus masuk hot-plug atau jaringan bias yang memberi daya pada tahap daya pita lebar, hasil praktisnya adalah overshoot klem yang lebih rendah dan ekor pemukiman yang lebih pendek daripada bagian multilayer dengan nilai yang sama, tanpa menumpuk kapasitor secara seri untuk bertahan dari ekskursi tegangan.
Model ini adalah platform yang dapat dikonfigurasi daripada item katalog tetap, sehingga bagian tersebut dapat ditentukan ulang untuk rel, bentuk gelombang, atau jejak tertentu. Platform yang sama juga dapat ditugaskan ulang ke keluarga produk lain dalam struktur katalog Anda ketika klasifikasi pembelian atau katalog Anda memerlukannya.
| Parameter | Standar | Kustomisasi yang tersedia |
| Kapasitansi | 680 pF ±10% | 10 pF hingga 10.000 pF; ±5% atau toleransi yang lebih ketat |
| Tegangan terukur | 50 V DC | 6,3 V hingga 500 V DC; 1000 V dengan dielektrik bertumpuk |
| Dimensi chip | 0,75 × 0,75 × 0,20 mm | 0,25 × 0,25 mm hingga 5,0 × 5,0 mm; persegi panjang hingga rasio aspek 4:1 |
| Dielektrik | COG/NPO (Kelas I) | X7R (Kelas II), K tinggi, tumpukan lapisan kustom |
| Metalurgi atas | TaN/TiW/Ni/Au, 2,5 µm Au | Hingga 5,0 µm Au; opsi aluminium |
| Metalurgi belakang | TiW-Pt-Au, 1,0 µm Au | Hanya Au; pra-deposisi AuSn atau AuGe; lapisan yang dapat disinter perak |
| Arsitektur desain | Berbatasan dua sisi | Berbatasan satu sisi atau tanpa batas |
| Waktu tunggu prototipe | 3–4 minggu | Dipercepat 1–2 minggu untuk nilai standar |
![]()