HACC331S25V500 Capacitador MOS dieléctrico de alta K personalizado 330pF 25V Ruido de fase ultrabajo para circuitos VCO y PLL

ElHACC331S25V500: el número de unidades de producción y el número de unidades de producción.es un condensador MOS de una sola capa de 330 pF 25 V totalmente personalizable con ununa masa dieléctrica de material compuesto de alto contenido de K (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;)que logran1Densidad de capacidad de superficie de 320 pF/mm2¢más de 3 veces la densidad de los condensadores MOS convencionales de sólo SiO2ruido de fase ultrabajo inferior a -165 dBc/Hz en desplazamiento de 10 kHzEste dispositivo está construido sobre una plataforma totalmente configurable y está adaptado a su capacidad (10 pF ¥1.000 pF), voltaje (6.3 V ¥ 100 V), la geometría de los chips y los requisitos de metalización con una rápida respuesta de prototipos.

Dielectrico de alta K para una densidad de capacidad superior

El HACC331S25V500 supera la compensación fundamental entre la densidad de capacitancia y el rendimiento de RF a través de una pila dieléctrica de alta Kdeposición de la capa atómica (ALD)para el control del espesor a nivel de Ångström. La pila completa (SiO&sub2; base + Al&sub2;O&sub3;/HfO&sub2; capas de alta K) tiene un total de aproximadamente 300 nm de espesor equivalente de óxido (EOT).A 330 pF en una temperatura estándar de 0.50 × 0,50 mm de huella, este dispositivo logra1, 320 pF/mm2¥más de 3 veces la densidad de capacidad de las capacitancias convencionales de SiO&sub2;-sólo MOS y comparable a las mejores tecnologías de condensadores de película delgada.

Las principales ventajas de diseño del enfoque de alta K incluyen:

• La capa base de SiO2proporciona la interfaz de silicio atómicamente perfecta esencial para una baja densidad de trampa de interfaz (D_{Es el}< 5×1010 cm−2eV−1), garantizando una contribución mínima del ruido de parpadeo al ruido de fase VCO/PLL
• Las superficies de alto K de Al&sub2;O&sub3; y HfO&sub2;Aumentar la densidad de capacidad general a través de sus constantes dieléctricas más altas (k≈9 para Al&sub2;O&sub3;, k≈25 para HfO&sub2;) mientras se separa físicamente de la interfaz de silicio para evitar la introducción de centros de captura adicionales
• Cobertura ALD sin agujeros de alfilera través de todo el área del condensador elimina las vías de fuga inducidas por defectos que degradan el rendimiento en películas de alta K pulverizadas o evaporadas
• Cero electrodos internos y cero víasen la arquitectura MOS de una sola capa crear una trayectoria de corriente coaxial libre de mecanismos de inductancia parasitaria que plagan MLCCs

Ruido de fase ultrabajo para VCO y PLL

El ruido de fase en osciladores controlados por voltaje (VCO) y bucles bloqueados por fase (PLL) establece el límite fundamental de la pureza espectral del sintetizador de frecuencia.El HACC331S25V500 minimiza su contribución al ruido de fase VCO/PLL a través de tres optimizaciones de diseño simultáneas:

1. Ultra-bajo 1/f ruido de parpadeo a través de la interfaz dieléctrica de trampa minimizada:La capa base de SiO&sub2;, cultivada térmicamente en silicio de zona flotante de alta resistividad (> 1.000 Ω·cm),alcanza una densidad de trampa de interfaz inferior a 5×1010 cm−2eV−1 ̊ una mejora de un orden de magnitud sobre los dieléctricos depositadosCombinado con el recocido de nitrógeno después de la oxidación, la pila dieléctrica logra una frecuencia de canto de ruido parpadeante inferior a 1 kHz.

2. Rendimiento de ruido de fase verificado en los circuitos de los tanques VCO:Cuando se caracteriza como el condensador de resonancia en un LC-VCO acoplado a 10 GHz, el HACC331S25V500 contribuye al ruido de fase por debajo de-165 dBc/Hz en desplazamiento de 10 kHzy por debajo de -185 dBc/Hz a un desplazamiento de 1 MHz. Este rendimiento se verifica mediante la medición del ruido de fase residual según IEEE Std 1139, utilizando una técnica de correlación cruzada de dos osciladores.

3Optimización del ruido dieléctrico de alta K:Se sabe que los dieléctricos de alto K presentan un ruido 1/f mayor que el SiO&sub2. El HACC331S25V500 mitiga esto a través de un SiO&sub2 delgado.capa de interfaz que separa físicamente el canal de silicio de las capas de alta K, los centros de captura en Al&sub2;O&sub3; y HfO&sub2; están demasiado lejos de la interfaz de silicio para intercambiar eficazmente portadores a bajas frecuencias.

Principales especificaciones eléctricas

• Capacidad:330 pF ±10% (±5% opcional), medido a 1 MHz, 1,0 Vrms, 25°C
• Válvulas de corriente continua:25 V continuo
• Tensión de resistencia dieléctrica:> 75 V (300% nominal), 5 segundos de espera, 100% de producción probada
• Tipo dieléctrico:Compuesto de alta concentración de K (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;), depositado con ALD, ~ 300 nm EOT
• Densidad de capacidad:1,320 pF/mm2 (3× SiO&sub2; MOS convencional)
• Ruido de fase @ 10 kHz Desviación:El valor de las emisiones de CO2 de los sistemas de radiofrecuencia de los Estados miembros se calculará en función de las emisiones de radiofrecuencia de los sistemas de radiofrecuencia de los Estados miembros.
• 1/f Frecuencia de la esquina de ruido:No obstante lo dispuesto en el artículo 3, apartado 1, letra c), del Reglamento (UE) n.o 525/2014, las emisiones de gases de efecto invernadero deben ser consideradas como gases de efecto invernadero.
• Factor Q @ 1 MHz / @ 1 GHz:En el caso de las entidades de crédito, el importe de las pérdidas se calcula en función de las pérdidas anuales.
• La velocidad de respuesta de la red de ESR @ 1 GHz:< 0,12 Ω
• ESL de chip intrínseco:< 0,05 nH
• Factor de disipación:Se aplicarán las siguientes medidas:
• Coeficiente de capacidad a temperatura (TCC):+35 ppm/°C (-55°C a +125°C)
• Rango de temperatura de funcionamiento:-55°C a +125°C
• Resistencia al aislamiento:≥104 MΩ @ Tensión nominal de corriente continua, 25°C
• Absorción dieléctrica:Se aplicará el método siguiente:
• Sensibilidad a la humedad:MSL 1 (Vida del suelo ilimitada por J-STD-020)
• Temperatura de almacenamiento:-65°C a +150°C
• Clasificación ESD:Clase 0 (HBM) según el JESD22-A114

Especificaciones físicas y de construcción

• Las dimensiones del chip:0.50 × 0,50 × 0,15 mm (± 25 μm)
• Arquitectura de diseño:Se trata de los valores de los valores de las entidades de crédito de las que se trata en el artículo 67, apartado 1, del RRC.
• El substrato:Zona flotante Si, > 1.000 Ω·cm
• Metallización superior:TiW-Au, ≥ 2,5 μm Au (optimizado para la unión de alambres)
• Metalización de la parte trasera:TiW-Pt-Au, ≥1,0 μm Au con barrera de difusión Pt
• Fuerza de tracción de la unión de alambre:> 6 gf para alambre Au de 25 μm (método MIL-STD-883 de 2011.7)
• El SRF de nivel de chip:> 2 GHz (sin alambre de unión, desincorporado)
• Sistema SRF (0,5 mm de alambre de unión):> 500 MHz (un solo cable Au de 25 μm)
• Tipo de montaje:Se aplican las siguientes medidas:
• Conformidad:Conforme a la Directiva RoHS (UE 2015/863), libre de halógenos según la CEI 61249-2-21, libre de REACH SVHC

Plataforma de personalización Diseño a su especificación

El HACC331S25V500 está basado en unplataforma de condensadores MOS totalmente configurableComo fabricante personalizado, ofrecemos la adaptación completa de los siguientes parámetros conProceso de fabricación de prototipos de 3 a 4 semanas:

• Capacidad:10 pF a 1.000 pF; tolerancia disponible de ± 5% o más
• Válvulas de carga6.3 V de corriente continua a 100 V de corriente continua
• La pila dieléctrica:Materiales personalizados de alta K (Al&sub2;O&sub3;, HfO&sub2;, ZrO&sub2;, Ta&sub2;O&sub5;); proporciones de espesor de capa adaptadas a su objetivo de densidad de capacitancia
• Las dimensiones del chip:0.25 × 0,25 mm a 5,0 × 5,0 mm; relaciones de aspecto rectangulares de hasta 4:1Geometrías irregulares a petición
• Metallización superior:Hasta 5,0 μm Au; Al-metalizado; pre-deposición AuSn
• Metalización de la parte trasera:Solo en AuSn; pre-deposición AuSn/AuGe/AuSi para adherencia a altas temperaturas
• Arquitectura de diseño:Disponible en configuraciones de borde o sin borde
• Tiempo de entrega del prototipo:3 ∼4 semanas estándar; 1 ∼2 semanas aceleradas para los valores de capacidad estándar