HACC331S25V500 Custom High-K Dielectric MOS Capacitor 330pF 25V เสียงระยะ Ultra-Low สําหรับวงจร VCO และ PLL

รายการHACC331S25V500เป็นเครื่องปรับความแรง MOS หน่วยชั้นเดียว 330 pF 25 V ที่สามารถปรับแต่งได้อย่างเต็มที่สตั๊กดีเอเล็คทริกจากสารประกอบที่มี K สูง (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;)ที่ทําสําเร็จ1ความหนาแน่นของความจุพื้นที่ 320 pF/mm2มากกว่า 3x ความหนาแน่นของ SiO ปกติเสียงระยะที่ต่ํามากต่ํากว่า -165 dBc/Hz ในออฟเฟส 10 kHzสําหรับวงจรถัง VCO, ฟิลเตอร์ลุป PLL และซินเธซไซเซอร์ความถี่เสียงต่ํา สร้างขึ้นบนแพลตฟอร์มที่สามารถปรับแต่งได้อย่างเต็มที่3 วอลล์ 100 วอลล์), จีโอมติกชิป, และความต้องการของโลหะด้วยการเปลี่ยนแบบแบบอย่างรวดเร็ว

ไดเอเลคทริกสูง K สําหรับความหนาแน่นของความจุที่ดีกว่า

HACC331S25V500 ชนะการซื้อขายพื้นฐานระหว่างความหนาแน่นของ capacitance และผลงาน RF ผ่านการออกแบบสูง-Kการฝากชั้นอะตอม (ALD)สําหรับการควบคุมความหนาในระดับ Ångström ค้อนที่ครบถ้วน (SiO&sub2; ฐาน + Al&sub2; O&sub3; / HfO&sub2; ชั้น K สูง) มีความหนาของออกไซด์เทียบเท่าประมาณ 300 nm (EOT)ในความร้อน 330 ปาร์เฟ็นไตน์ ในสแตนดาร์ด 0.50 × 0.50 มิลลิเมตร footprint, อุปกรณ์นี้บรรลุ1320 pF/mm2มากกว่า 3 เท่าของความหนาแน่นของความหนาแน่นของความหนาแน่น MOS ของ SiO ปกติและเทียบได้กับเทคโนโลยีหนาแน่นหนังที่ดีที่สุด

ข้อดีทางการออกแบบหลักของวิธีการ high-K ได้แก่

• SiO&sub2; ชั้นพื้นฐานให้บริการอินเตอร์เฟซซิลิคอนที่สมบูรณ์แบบเป็นอะตอมที่จําเป็นสําหรับความหนาแน่นของกรงอินเตอร์เฟสที่ต่ํา (D_มัน< 5×1010 cm−2eV−1), รับประกันการส่งเสริมเสียงกระพริบอย่างน้อยต่อเสียงกระพริบระยะ VCO/PLL
• โครงการเคลือบ Al&sub2;O&sub3; และ HfO&sub2;เพิ่มความหนาแน่นของความจุโดยรวมผ่านคงที่แบบดียิเลคทริกที่สูงกว่า (k≈9 สําหรับ Al&sub2;O&sub3;, k≈25 สําหรับ HfO&sub2;) ในขณะที่ถูกแยกจากอินเตอร์เฟสซิลิคอน เพื่อหลีกเลี่ยงการนําศูนย์จับเพิ่มเติม
• การครอบคลุม ALD ที่ไม่มีหลุมขีดทั่วพื้นที่ตัวประกอบทั้งหมดกําจัดเส้นทางการรั่วไหลที่เกิดจากความบกพร่อง ที่ทําให้ผลผลิตในฟิล์มระเหยหรือระเหย
• อิเล็กตรอดภายใน 0 และช่องทาง 0ในสถาปัตยกรรม MOS ชั้นเดียว สร้างเส้นทางกระแสปัจจุบัน coaxial เสรีจากกลไก inductance ปรสิตที่ plague MLCCs

เสียงระยะต่ํามากสําหรับ VCOs และ PLLs

เสียงเสียงระยะในออสซิลเลอเตอร์ที่ควบคุมความกระชับกําลัง (VCOs) และวงจรล็อคระยะ (PLLs) กําหนดขีดจํากัดพื้นฐานของความบริสุทธิ์ของสเป็คตรัลของซินธีไซเซอร์ความถี่HACC331S25V500 ลดลงความร่วมทุนของมันไปยังเสียงเสียงระยะ VCO / PLL ผ่านการปรับปรุงการออกแบบพร้อมกันสาม:

1. เสียงสับสับที่ต่ําสุด 1/f ผ่าน Interface Dielectric ที่ลดลดลักSiO&sub2; แผ่นพื้นฐาน, ปลูกด้วยความร้อนบนซิลิคอนโซนพลอยแรงต่อต้านสูง (> 1,000 Ω · cm)จะบรรลุความหนาแน่นของกองกลางที่ต่ํากว่า 5×1010 cm−2eV−1 รายการการปรับปรุงความใหญ่มากกว่า dielectrics ที่ฝากรวมไปกับการผสมสารไนโตรเจนหลังการออกซิเดชั่น สตัคแบบดียิเลคทริกบรรลุความถี่มุมเสียงสับสนต่ํากว่า 1 kHz

2. การตรวจสอบผลประกอบการของ Phase Noise ใน VCO Tank Circuits:เมื่อมีลักษณะเป็นตัวประกอบความเข้มข้นของเครื่องประกอบความเข้มข้นใน LC-VCO ที่เชื่อมข้าม 10 GHz HACC331S25V500 ส่งผลให้มีเสียงระยะต่ํากว่า-165 dBc/Hz ในระดับ 10 kHzและต่ํากว่า -185 dBc/Hz ในออฟเซต 1 MHz ผลงานนี้ถูกตรวจสอบโดยการวัดเสียงระยะเหลือตาม IEEE Std 1139 โดยใช้เทคนิคการเชื่อมโยงข้ามสองออสซิลเลเตอร์

3การปรับปรุงความดังแบบไฮเค ไดเอเล็คทริกไดเอเลคทริกระดับสูงของเค เป็นที่รู้จักกันว่าแสดงให้เห็นเสียงดังที่สูงกว่า SiO&sub2;. HACC331S25V500 ลดลดสิ่งนี้ผ่าน SiO&sub2 นุ่ม;ผิวหน้าชั้นที่แยกช่องซิลิคอนจากชั้นสูง-K กลางจับใน Al&sub2;O&sub3; และ HfO&sub2; อยู่ห่างมากจากอินเตอร์เฟซซิลิคอน เพื่อแลกเปลี่ยนตัวนําในความถี่ต่ําได้อย่างมีประสิทธิภาพ

รายละเอียดไฟฟ้าหลัก

• ความจุ:330 pF ± 10% (± 5% ไม่จําเป็น) วัดที่ 1 MHz, 1.0 Vrms, 25°C
• ความดันแบบเรียงลําดับ:25 วอลต์ต่อเนื่อง
• ความดันความทนทาน Dielectric:> 75 V (300% จํานวน) ระยะเวลา 5 วินาที การทดสอบการผลิต 100%
• ประเภทไฟฟ้า:คอมพอไซต์ที่มี K สูง (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;), ALD ลง, ~ 300 nm EOT
• ความหนาแน่นของความจุ1320 pF/mm2 (3 × SiO&sub2; MOS ปกติ)
• เสียงระยะ @ 10 kHz Offset:< -165 dBc/Hz (10 GHz VCO, การสอดคล้องข้ามต่อ IEEE Std 1139)
• 1/f ความถี่มุมเสียง:< 1 kHz (ระดับเสียงคลื่น)
• Q Factor @ 1 MHz / @ 1 GHz:> 1500 / > 150
• ESR @ 1 GHz:< 0.12 Ω
• ชิปอินทรินสิก ESL:< 0.05 nH
• ปัจจัยระบาย:≤ 0.15% @ 1 kHz, 1.0 Vrms
• สัมพันธ์อุณหภูมิของความจุ (TCC):+35 ppm/°C (-55°C ถึง +125°C)
• ระยะอุณหภูมิการทํางาน:-55°C ถึง +125°C
• ความต้านทานในการกันความร้อน:≥104 MΩ @ ความกระชับกําลังปริมาตรฐาน DC, 25°C
• การดูดซึมไฟฟ้า:< 0.1% @ 1 kHz
• ความรู้สึกต่อความชื้น:MSL 1 (อายุการใช้งานพื้นไม่จํากัดต่อ J-STD-020)
• อุณหภูมิการเก็บรักษา:-65°C ถึง +150°C
• การจัดอันดับ ESD:ประเภท 0 (HBM) ตาม JESD22-A114

รายละเอียดทางกายภาพและการก่อสร้าง

• ขนาดชิป:0.50 × 0.50 × 0.15 มิลลิเมตร (± 25 μm)
• การออกแบบสถาปัตยกรรม:ราคาบัตรประจําปี
• สับสราท:โซนลอย Si > 1,000 Ω·cm
• โลหะสูงสุด:TiW-Au ≥2.5 μm Au (การผูกสายไฟฟ้าที่ปรับปรุง)
• การผสมโลหะด้านหลัง:TiW-Pt-Au, ≥1.0 μm Au พร้อมอุปสรรคการกระจาย Pt
• ความแข็งแรงในการดึงสายพันธนาการ:> 6 gf สําหรับสาย Au ขนาด 25 μm (วิธี MIL-STD-883 2011.7)
• SRF ระดับชิป:> 2 GHz (ไม่มีสายเชื่อม, ถอนลง)
• ระบบ SRF (0.5 มมสายพันธนาการ):> 500 MHz (สาย Au 25 μm เดี่ยว)
• ประเภทการติดตั้ง:สายเชื่อมต่อ / อีโอกซี่แบบนําไฟ หรือ AuSn Eutectic Die Attach
• การปฏิบัติตาม:สอดคล้องกับ RoHS (EU 2015/863) ไม่มีฮาโลเจนตาม IEC 61249-2-21 ไม่มี REACH SVHC

แพลตฟอร์มการปรับปรุงตามความต้องการ

HACC331S25V500 ถูกสร้างขึ้นบนแพลตฟอร์ม MOS capacitor ที่สามารถตั้งค่าได้อย่างเต็มที่ในฐานะผู้ผลิตที่กําหนดเอง เราให้บริการการปรับปรุงเต็มของปริมาตรฐานต่อไปนี้3~4 สัปดาห์ การเปลี่ยนแบบต้นแบบ:

• ความจุ:10 pF ถึง 1,000 pF; ± 5% หรือความอนุญาตที่เข้มข้นกว่า
• ความดันเฉพาะ:6.3 V DC ถึง 100 V DC
• สตั๊กไฟฟ้า:วัสดุ K สูงตามสั่ง (Al&sub2;O&sub3;, HfO&sub2;, ZrO&sub2;, Ta&sub2;O&sub5;); อัตราส่วนความหนาชั้นที่ปรับปรุงให้เหมาะกับเป้าหมายความหนาแน่นของความจุ
• ขนาดชิป:0.25 × 0.25 mm ถึง 5.0 × 5.0 mm; อัตราส่วนด้านสี่เหลี่ยมสูงถึง 4:1; กณิตศาสตร์ไม่เรียบร้อยตามคําขอ
• โลหะสูงสุด:สูงสุด 5.0 μm Au; อัลเมทัลไลส์; AuSn ปราการฝาก
• การผสมโลหะด้านหลัง:Au-only; AuSn/AuGe/AuSi pre-deposition สําหรับการติดต่ออุณหภูมิสูง
• การออกแบบสถาปัตยกรรม:ขอบเขตเดียว หรือไม่มีขอบเขต
• ระยะเวลาการนําตัวอย่าง:3~4 สัปดาห์ตามมาตรฐาน; เร่ง 1~2 สัปดาห์สําหรับค่าความจุแบบมาตรฐาน