HACC331S25V500 Custom High-K Dielektrischer MOS-Kondensator 330pF 25V Ultra-Low-Phase-Rauschen für VCO- und PLL-Schaltungen

DieHACC331S25V500ist ein vollständig anpassbarer 330 pF 25 V Einlagekondensator für MOS mit einemDie Elektro- und Elektro-Systeme sind in der Kategorie "Systeme" zu erfassen.Das erreicht1,320 pF/mm2 Flächenkapazitätsdichte¥über das Dreifache der Dichte herkömmlicher SiO2-MOS-Kondensatorenultra-niedriges Phasengeräusch unter -165 dBc/Hz bei 10 kHz VersatzDieses Gerät basiert auf einer voll konfigurierbaren Plattform und ist auf Ihre Kapazität (10 pF ∼1.000 pF), Spannung (6.000 pF) und Leistung (6.000 pF) zugeschnitten.3 V ¥ 100 V), Chip-Geometrie und Metallisierungsanforderungen mit schneller Prototyping-Versorgung.

Hoch-K-Dielektrick für eine höhere Kapazitätdichte

Der HACC331S25V500 überwindet den grundlegenden Kompromiss zwischen Kapazitätdichte und HF-Leistung durch einen konstruierten hoch-K-Dielektrofest, der überAblagerung der atomaren Schicht (ALD)Für die Dicke-Kontrolle auf Ångström-Ebene beträgt der gesamte Stapel (SiO&sub2; Basis + Al&sub2; O&sub3;/HfO&sub2; hohe K-Schichten) insgesamt eine Oxidäquivalentdicke (EOT) von etwa 300 nm.Bei 330 pF in einem Standard 0.50 × 0,50 mm Fußabdruck, dieses Gerät erreicht1,320 pF/mm2¥ mehr als das Dreifache der Flächenkapazität herkömmlicher MOS-Kondensatoren mit nur SiO&sub2; und vergleichbar mit den besten Dünnschicht-Kondensatoren.

Zu den wichtigsten Designvorteilen des High-K-Ansatzes gehören:

• Die SiO&sub2; Basisschichtbietet die atomar perfekte Silizium-Schnittstelle, die für eine geringe Schnittstellendichte (D_{Das ist}< 5×1010 cm−2eV−1), wodurch der Beitrag von Flimmergeräuschen zu VCO/PLL-Phasengeräuschen minimal ist
• Die Al&sub2;O&sub3; und HfO&sub2; High-K-Overlayersdie Gesamtkapazitätdichte durch ihre höheren dielektrischen Konstanten erhöhen (k≈9 für Al&sub2;O&sub3;, k≈25 für HfO&sub2;) während sie physisch von der Silizium-Schnittstelle getrennt werden, um die Einführung zusätzlicher Trapping-Zentren zu vermeiden.
• ALD-Abdeckung ohne Pinholeüber die gesamte Kondensatorfläche entfernt defektbedingte Leckagewege, die den Ausstoß in gespritzten oder verdampften High-K-Filmen beeinträchtigen
• Null interne Elektroden und Null DurchschnitteIn der Ein-Schicht-MOS-Architektur erstellen Sie einen Koaxialstromweg frei von parasitären Induktionsmechanismen, die MLCCs plagen

Ultra-niedriges Phasengeräusch für VCOs und PLLs

Phasengeräusche in spannungsgesteuerten Oszillatoren (VCO) und Phasensperren (PLL) setzen die grundlegende Grenze für die Spektralreinheit von Frequenzsynthesizern.Der HACC331S25V500 minimiert durch drei gleichzeitige Konstruktionsoptimierungen seinen Beitrag zum VCO/PLL-Phasenlärm:

1. Ultra-niedriges 1/f-Flimmergeräusch durch eine dielektrische Schnittstelle mit eingeschränkter Trap-Minimalisierung:Die SiO&sub2; Basisschicht, thermisch auf hochwiderstandsfähigem Float-Zone-Silizium (> 1.000 Ω·cm) angebauterreicht eine Schnittstellenfalldensität unter 5×1010 cm−2eV−1°, eine Größenordnung höher als bei abgelagerten DielektrikaIn Kombination mit der Stickstoffbrennung nach der Oxidation erreicht der dielektrische Stapel eine Funkelgeräusch-Eckfrequenz unter 1 kHz.

2. Überprüfte Phase-Rauschleistung in VCO-Tankkreisen:Wenn der HACC331S25V500 als Resonator-Kondensator in einem 10 GHz-Kreuzkopplung LC-VCO charakterisiert wird, trägt er zu einem Phasengeräusch unterhalb-165 dBc/Hz bei 10 kHz Verschiebungund unter -185 dBc/Hz bei 1 MHz Versatz. Diese Leistung wird durch Rückstandsphasenlärmmessungen nach IEEE Std 1139 mit Hilfe einer Kreuzkorrelationstechnik mit zwei Oszillatoren überprüft.

3. Dielektrische Geräuschoptimierung mit hohem K-Gehalt:Die HACC331S25V500 mildert dies durch eine dünne SiO2Schnittstellenschicht, die den Siliziumkanal physikalisch von den Hoch-K-Schichten – den Trapping-Zentren in Al&sub2 – trenntO&sub3; und HfO&sub2; sind zu weit von der Silizium-Schnittstelle entfernt, um Träger bei niedrigen Frequenzen effizient auszutauschen.

Wichtige elektrische Spezifikationen

• Kapazität:330 pF ±10% (optional ±5%), gemessen bei 1 MHz, 1,0 Vrms, 25°C
• Nennspannung Gleichstrom:25 V Dauer
• Dielektrische Spannung:> 75 V (300% Nennvolt), Aufenthaltszeit von 5 Sekunden, 100% Produktionstest
• Dielektrischer Typ:High-K Composite (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;), ALD abgelagert, ~ 300 nm EOT
• Kapazitätsdichte:1,320 pF/mm2 (3 × konventionelles SiO&sub2; MOS)
• Phasenlärm @ 10 kHz Versatz:< -165 dBc/Hz (10 GHz VCO, Kreuzkorrelation nach IEEE Std 1139)
• 1/f Geräuschwinkelfrequenz:< 1 kHz (Flimmergeräuschplateau)
• Q-Faktor @ 1 MHz / @ 1 GHz:> 1500 / > 150
• ESR @ 1 GHz:< 0,12 Ω
• Intrinsische Chip-ESL:< 0,05 nH
• Verlustfaktor:≤ 0,15% @ 1 kHz, 1,0 Vrms
• Temperaturkoeffizient der Kapazität (TCC):+35 ppm/°C (-55°C bis +125°C)
• Betriebstemperaturbereich:-55°C bis +125°C
• Isolierwiderstand:≥ 104 MΩ @ Nennspannung Gleichspannung, 25°C
• Dielektrische Absorption:< 0,1% @ 1 kHz
• Feuchtigkeitsempfindlichkeit:MSL 1 (unbegrenzte Bodenlebensdauer pro J-STD-020)
• Speichertemperatur:-65°C bis +150°C
• ESD-Rating:Klasse 0 (HBM) nach JESD22-A114

Spezifikationen für den physikalischen Bereich und den Bau

• Chipgrößen:0.50 × 0,50 × 0,15 mm (± 25 μm)
• Entwurfsarchitektur:Zwei-seitige Grenzwerte (Marge)
• Substrat:Schwimmbereich Si, > 1.000 Ω·cm
• Oberste Metallisierung:TiW-Au, ≥2,5 μm Au (Drahtbindung optimiert)
• Rückseite Metallisierung:TiW-Pt-Au, ≥1,0 μm Au mit Pt-Diffusionsbarriere
• Wirbebindung Zugkraft:> 6 gf für 25 μm Au-Draht (Methode 2011/7 der MIL-STD-883)
• SRF auf Chipebene:> 2 GHz (ohne Bindungsdraht, nicht eingebettet)
• System SRF (0,5 mm Binddraht):> 500 MHz (einziges 25 μm Au-Draht)
• Aufstellungsart:Drahtverbindung / leitfähiges Epoxy oder AuSn Eutectic Die Attach
• Einhaltung der Vorschriften:Einheitliche Prüfverfahren für die Prüfung der Qualität von Schadstoffen

Anpassungsplattform

Der HACC331S25V500 basiert auf einemvoll konfigurierbare MOS-KondensatorplattformAls kundenspezifischer Hersteller bieten wir eine vollständige Anpassung der folgenden Parameter mit3­4 Wochen Prototypenentwicklung:

• Kapazität:10 pF bis 1.000 pF; ±5% oder eine strengere Toleranz verfügbar
• Nennspannung:6.3 V Gleichstrom bis 100 V Gleichstrom
• Dielektrischer Stapel:Anpassungsmaterialien mit hohem K-Gehalt (Al&sub2;O&sub3;, HfO&sub2;, ZrO&sub2;, Ta&sub2;O&sub5;); Schichtdickenverhältnisse, die auf Ihr Kapazitätdichteziel zugeschnitten sind
• Chipgrößen:0.25 × 0,25 mm bis 5,0 × 5,0 mm; rechteckige Seitenverhältnisse bis zu 4:1- unregelmäßige Geometrien auf Anfrage
• Oberste Metallisierung:Bis zu 5,0 μm Au; al-metallisiert; AuSn-Vorablagerung
• Rückseite Metallisierung:Au-only; AuSn/AuGe/AuSi-Vorablagerung für die Hochtemperaturanlage
• Entwurfsarchitektur:Einseitige Konfiguration verfügbar
• Vorlaufzeit des Prototyps:Standard 3­4 Wochen; beschleunigte 1­2 Wochen für Standardkapazitätswerte