HACC331S25V500 Capacitor MOS Dielétrico High-K Personalizado 330pF 25V Ruído de Fase Ultra-Baixo para Circuitos VCO e PLL — Totalmente Personalizável

O HACC331S25V500 é um capacitor MOS de camada única totalmente personalizável de 330 pF e 25 V, apresentando uma pilha de dielétrico composto high-K (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;) projetada que atinge densidade de capacitância de área de 1.320 pF/mm²— mais de 3x a densidade de capacitores MOS convencionais apenas de SiO&sub2;— enquanto oferece ruído de fase ultra-baixo abaixo de -165 dBc/Hz em offset de 10 kHz para circuitos tanque VCO, filtros de loop PLL e sintetizadores de frequência de baixo ruído. Construído em uma plataforma totalmente configurável, este dispositivo é adaptado às suas necessidades de capacitância (10 pF–1.000 pF), tensão (6,3 V–100 V), geometria do chip e metalização, com prototipagem rápida.

Dielétrico High-K para Densidade de Capacitância Superior

O HACC331S25V500 supera o trade-off fundamental entre densidade de capacitância e desempenho de RF através de uma pilha de dielétrico high-K projetada, depositada por deposição de camada atômica (ALD) para controle de espessura em nível de Ångström. A pilha completa (base de SiO&sub2; + camadas high-K de Al&sub2;O&sub3;/HfO&sub2;) totaliza aproximadamente 300 nm de espessura de óxido equivalente (EOT). Com 330 pF em um footprint padrão de 0,50 × 0,50 mm, este dispositivo atinge 1.320 pF/mm²— mais de 3x a densidade de capacitância de área de capacitores MOS convencionais apenas de SiO&sub2; e comparável às melhores tecnologias de capacitores de filme fino.

As principais vantagens de design da abordagem high-K incluem:

• A camada base de SiO&sub2; fornece a interface de silício atomicamente perfeita, essencial para baixa densidade de armadilhas de interface (D_it <5×10¹⁰ cm⁻²eV⁻¹), garantindo uma contribuição mínima de ruído flicker para o ruído de fase VCO/PLL
• As sobrecamadas high-K de Al&sub2;O&sub3; e HfO&sub2; aumentam a densidade de capacitância geral através de suas constantes dielétricas mais altas (k≈9 para Al&sub2;O&sub3;, k≈25 para HfO&sub2;), enquanto são fisicamente separadas da interface de silício para evitar a introdução de centros de armadilhamento adicionais
• Cobertura ALD livre de furos em toda a área do capacitor elimina caminhos de fuga impulsionados por defeitos que degradam o rendimento em filmes high-K pulverizados ou evaporados
• Zero eletrodos internos e zero vias na arquitetura MOS de camada única criam um caminho de corrente coaxial livre dos mecanismos de indutância parasita que afligem os MLCCs

Ruído de Fase Ultra-Baixo para VCOs e PLLs

O ruído de fase em osciladores controlados por tensão (VCOs) e loops de travamento de fase (PLLs) define o limite fundamental na pureza espectral do sintetizador de frequência. O HACC331S25V500 minimiza sua contribuição para o ruído de fase VCO/PLL através de três otimizações de design simultâneas:

1. Ruído Flicker 1/f Ultra-Baixo Através de Interface Dielétrica com Armadilhas Minimizadas: A camada base de SiO&sub2;, crescida termicamente em silício float-zone de alta resistividade (>1.000 Ω·cm), atinge uma densidade de armadilhas de interface abaixo de 5×10¹⁰ cm⁻²eV⁻¹ — uma ordem de magnitude de melhoria em relação aos dielétricos depositados. Combinado com o recozimento de nitrogênio pós-oxidação, a pilha dielétrica atinge uma frequência de canto de ruído flicker abaixo de 1 kHz.

2. Desempenho de Ruído de Fase Verificado em Circuitos Tanque VCO: Quando caracterizado como o capacitor ressonador em um VCO LC acoplado cruzado de 10 GHz, o HACC331S25V500 contribui com ruído de fase abaixo de -165 dBc/Hz em offset de 10 kHz e abaixo de -185 dBc/Hz em offset de 1 MHz. Este desempenho é verificado através de medição de ruído de fase residual de acordo com a norma IEEE Std 1139 usando uma técnica de autocorrelação de dois osciladores.

3. Otimização de Ruído do Dielétrico High-K: Dielétricos high-K são conhecidos por apresentar ruído 1/f mais alto do que o SiO&sub2;. O HACC331S25V500 mitiga isso através de uma fina camada interfacial de SiO&sub2; que separa fisicamente o canal de silício das camadas high-K — os centros de armadilhamento em Al&sub2;O&sub3; e HfO&sub2; estão muito distantes da interface de silício para trocar portadores eficientemente em baixas frequências.

Principais Especificações Elétricas

• Capacitância: 330 pF ±10% (±5% opcional), medido a 1 MHz, 1,0 Vrms, 25°C
• Tensão DC Nominal: 25 V contínuos
• Tensão de Suporte Dielétrico: >75 V (300% nominal), 5 seg de permanência, 100% testado na produção
• Tipo de Dielétrico: Composto High-K (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;), depositado por ALD, ~300 nm EOT
• Densidade de Capacitância: 1.320 pF/mm² (3× MOS convencional de SiO&sub2;)
• Ruído de Fase @ Offset de 10 kHz: < -165 dBc/Hz (VCO de 10 GHz, autocorrelação conforme IEEE Std 1139)
• Frequência de Canto de Ruído 1/f: < 1 kHz (platô de ruído flicker)
• Fator Q @ 1 MHz / @ 1 GHz: >1.500 / >150
• ESR @ 1 GHz: <0,12 Ω
• ESL Intrínseca do Chip: <0,05 nH
• Fator de Dissipação: ≤0,15% @ 1 kHz, 1,0 Vrms
• Coeficiente de Temperatura da Capacitância (TCC): +35 ppm/°C (-55°C a +125°C)
• Faixa de Temperatura de Operação: -55°C a +125°C
• Resistência de Isolamento: ≥10¹⁴ MΩ @ Tensão Nominal DC, 25°C
• Absorção Dielétrica: <0,1% @ 1 kHz
• Sensibilidade à Umidade: MSL 1 (Vida útil ilimitada no piso conforme J-STD-020)
• Temperatura de Armazenamento: -65°C a +150°C
• Classificação ESD: Classe 0 (HBM) conforme JESD22-A114

Especificações Físicas e de Construção

• Dimensões do Chip: 0,50 × 0,50 × 0,15 mm (±25 µm)
• Arquitetura de Design: Bordado Dupla Face (Margem)
• Substrato: Si Float-Zone, >1.000 Ω·cm
• Metalização Superior: TiW-Au, ≥2,5 µm Au (otimizado para wire bond)
• Metalização Traseira: TiW-Pt-Au, ≥1,0 µm Au com barreira de difusão de Pt
• Resistência de Tração do Wire Bond: >6 gf para fio de Au de 25 µm (MIL-STD-883 Método 2011.7)
• SRF em Nível de Chip: >2 GHz (sem fio de bond, desincorporado)
• SRF do Sistema (fio de bond de 0,5 mm): >500 MHz (fio único de Au de 25 µm)
• Tipo de Montagem: Soldável por Wire Bond / Epóxi Condutivo ou Die Attach Eutético AuSn
• Conformidade: Em conformidade com RoHS (EU 2015/863), Livre de Halogênio conforme IEC 61249-2-21, Livre de SVHC REACH

Plataforma de Personalização — Design para Sua Especificação

O HACC331S25V500 é construído em uma plataforma de capacitor MOS totalmente configurável. Como fabricante customizado, oferecemos personalização completa dos seguintes parâmetros com prototipagem de 3–4 semanas:

• Capacitância: 10 pF a 1.000 pF; tolerância de ±5% ou mais rigorosa disponível
• Tensão Nominal: 6,3 V DC a 100 V DC
• Pilha Dielétrica: Materiais high-K customizados (Al&sub2;O&sub3;, HfO&sub2;, ZrO&sub2;, Ta&sub2;O&sub5;); proporções de espessura de camada adaptadas ao seu alvo de densidade de capacitância
• Dimensões do Chip: 0,25 × 0,25 mm a 5,0 × 5,0 mm; proporções retangulares de até 4:1; geometrias irregulares mediante solicitação
• Metalização Superior: Até 5,0 µm Au; metalizado em Al; pré-deposição AuSn
• Metalização Traseira: Apenas Au; pré-deposição AuSn/AuGe/AuSi para fixação em alta temperatura
• Arquitetura de Design: Configurações com borda unilateral ou sem borda disponíveis
• Tempo de Entrega do Protótipo: 3–4 semanas padrão; 1–2 semanas acelerado para valores de capacitância padrão