HACC331S25V500 Capacitor MOS Dielectric cao-K tùy chỉnh 330pF 25V Tiếng ồn pha cực thấp cho các mạch VCO & PLL

CácHACC331S25V500là một bộ tụ MOS đơn lớp 330 pF 25 V có thể tùy biến hoàn toàn với mộtBộ đệm điện đệm tổng hợp cao K (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;)mà đạt được1, 320 pF/mm2 mật độ dung lượng diện tích- hơn 3 lần mật độ của các tụ điện MOS thông thườngTiếng ồn pha cực thấp dưới -165 dBc/Hz ở độ dịch chuyển 10 kHzĐược xây dựng trên một nền tảng có thể cấu hình đầy đủ, thiết bị này được thiết kế phù hợp với công suất của bạn (10 pF ¥1.000 pF), điện áp (6.3 V ≈ 100 V), hình học chip, và các yêu cầu kim loại hóa với sự thay đổi nhanh chóng của nguyên mẫu.

Bộ điện đệm cao K cho mật độ điện dung cao hơn

HACC331S25V500 vượt qua sự đánh đổi cơ bản giữa mật độ điện dung và hiệu suất RF thông qua một bộ đệm điện đệm cao K được thiết kếSự lắng đọng lớp nguyên tử (ALD)Đối với kiểm soát độ dày ở mức Ångström, đống hoàn chỉnh (SiO&sub2; cơ sở + Al&sub2; O&sub3;/HfO&sub2; lớp K cao) tổng cộng khoảng 300 nm độ dày oxit tương đương (EOT).Ở 330 pF trong một tiêu chuẩn 0.50 × 0,50 mm dấu chân, thiết bị này đạt được1320 pF/mm2- Hơn 3 lần mật độ công suất diện tích của các tụ điện MOS thông thường chỉ có SiO&sub2; và so sánh với các công nghệ tụ điện mỏng tốt nhất.

Những lợi thế thiết kế chính của phương pháp tiếp cận K cao bao gồm:

• SiO&sub2; lớp cơ sởcung cấp giao diện silic hoàn hảo nguyên tử cần thiết cho mật độ bẫy giao diện thấp (D_nó< 5×1010 cm−2eV−1), đảm bảo sự đóng góp tiếng ồn nhấp nháy tối thiểu vào tiếng ồn giai đoạn VCO/PLL
• Các lớp phủ cao K Al&sub2;O&sub3; và HfO&sub2;Tăng mật độ điện dung tổng thể thông qua hằng số dielektrik cao hơn (k≈9 cho Al&sub2;O&sub3;, k≈25 cho HfO&sub2;) trong khi được tách ra khỏi giao diện silicon để tránh giới thiệu các trung tâm bẫy bổ sung
• Bảo hiểm ALD không có lỗ chântrên toàn bộ khu vực tụ điện loại bỏ các con đường rò rỉ do khiếm khuyết làm suy giảm năng suất trong các bộ phim cao K bị phun hoặc bay hơi
• Không điện cực bên trong và không đường dẫntrong kiến trúc MOS một lớp tạo ra một con đường dòng đồng trục không có cơ chế cảm ứng ký sinh trùng gây bệnh cho MLCCs

Tiếng ồn pha cực thấp cho VCO và PLL

Tiếng ồn pha trong các bộ dao động điều khiển điện áp (VCO) và vòng khóa pha (PLL) đặt ra giới hạn cơ bản về độ tinh khiết quang phổ của máy tổng hợp tần số.HACC331S25V500 giảm thiểu sự đóng góp của nó vào tiếng ồn giai đoạn VCO / PLL thông qua ba tối ưu hóa thiết kế đồng thời:

1. Tiếng ồn nhấp nháy cực thấp 1/f thông qua giao diện dielectric bẫy giảm thiểu:SiO&sub2; lớp cơ sở, được phát triển nhiệt trên silicon vùng nổi kháng cao (> 1.000 Ω · cm),đạt được mật độ bẫy giao diện dưới 5×1010 cm−2eV−1 ̊ một sự cải thiện theo thứ tự lớn so với dielectrics lắng đọngKết hợp với nồng độ nitơ sau quá trình oxy hóa, ngăn xếp dielektrik đạt được tần số góc tiếng ồn nhấp nháy dưới 1 kHz.

2Hiệu suất tiếng ồn giai đoạn được xác minh trong các mạch bể VCO:Khi được đặc trưng là tụ cộng hưởng trong LC-VCO nối chéo 10 GHz, HACC331S25V500 góp phần gây ồn pha dưới-165 dBc/Hz tại 10 kHz offsetvà dưới -185 dBc/Hz ở độ dịch chuyển 1 MHz. Hiệu suất này được xác minh bằng cách đo tiếng ồn pha dư thừa theo IEEE Std 1139 bằng kỹ thuật tương quan chéo hai dao động.

3. Tối ưu hóa tiếng ồn điện áp cao-K:Các chất điện đệm cao K được biết là có tiếng ồn 1/f cao hơn SiO&sub2;. HACC331S25V500 giảm thiểu điều này thông qua một SiO&sub2 mỏng;lớp giao diện tách kênh silic từ các lớp K cao, các trung tâm bẫy trong Al&sub2;O&sub3; và HfO&sub2; quá xa so với giao diện silicon để trao đổi chất mang hiệu quả ở tần số thấp.

Các thông số kỹ thuật điện chính

• Khả năng:330 pF ± 10% (± 5% tùy chọn), đo ở 1 MHz, 1,0 Vrms, 25°C
• Điện áp DC định số:25 V liên tục
• Điện áp chống điện:> 75 V (300% định lượng), 5 giây, 100% sản xuất được thử nghiệm
• Loại điện đệm:Composite cao K (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;), ALD lắng đọng, ~ 300 nm EOT
• Mật độ điện dung:1, 320 pF/mm2 (3 × SiO&sub2; MOS thông thường)
• Tiếng ồn pha @ 10 kHz Offset:< -165 dBc/Hz (10 GHz VCO, tương quan chéo theo IEEE Std 1139)
• Tần số góc tiếng ồn:< 1 kHz (phần cao âm thanh nhấp nháy)
• Q Factor @ 1 MHz / @ 1 GHz:> 1500 / > 150
• ESR @ 1 GHz:< 0,12 Ω
• Chip ESL nội tại:< 0,05 nH
• Nguyên nhân phân tán:≤ 0,15% @ 1 kHz, 1,0 Vrms
• Tỷ lệ nhiệt độ của điện dung (TCC):+35 ppm/°C (-55°C đến +125°C)
• Phạm vi nhiệt độ hoạt động:-55°C đến +125°C
• Kháng cách nhiệt:≥104 MΩ @ Điện áp định số DC, 25°C
• Chất hấp thụ dielectric:< 0,1% @ 1 kHz
• Nhạy cảm với độ ẩm:MSL 1 (Thời gian sử dụng sàn không giới hạn cho J-STD-020)
• Nhiệt độ lưu trữ:-65°C đến +150°C
• Xếp hạng ESD:Lớp 0 (HBM) theo JESD22-A114

Thông số kỹ thuật vật lý và xây dựng

• Kích thước chip:0.50 × 0,50 × 0,15 mm (± 25 μm)
• Kiến trúc thiết kế:Các loại hình giao dịch khác
• Chất nền:Vùng nổi Si, > 1.000 Ω·cm
• Băng kim loại:TiW-Au, ≥ 2,5 μm Au (đối kết dây tối ưu hóa)
• Hỗn hợp kim loại phía sau:TiW-Pt-Au, ≥1,0 μm Au với rào cản khuếch tán Pt
• Sức kéo dây liên kết:> 6 gf cho dây Au 25 μm (Phương pháp MIL-STD-883 2011.7)
• SRF cấp chip:> 2 GHz (không có dây liên kết, không được nhúng)
• Hệ thống SRF (0,5 mm dây liên kết):> 500 MHz (một dây Au 25 μm)
• Loại lắp đặt:Sợi liên kết / Epoxy dẫn điện hoặc AuSn Eutectic Die Attach
• Tuân thủ:Phù hợp với RoHS (EU 2015/863), không chứa halogen theo IEC 61249-2-21, REACH SVHC Free

Nền tảng tùy chỉnh Thiết kế theo thông số kỹ thuật của bạn

HACC331S25V500 được xây dựng trên mộtnền tảng tụy MOS có thể cấu hình đầy đủLà một nhà sản xuất tùy chỉnh, chúng tôi cung cấp hoàn chỉnh các thông số sau đây với3~4 tuần quay lại tạo mẫu:

• Khả năng:10 pF đến 1,000 pF; ± 5% hoặc độ khoan dung chặt chẽ hơn có sẵn
• Điện áp định số:6.3 V DC đến 100 V DC
• Bộ đệm điện đệm:Các vật liệu K cao tùy chỉnh (Al&sub2;O&sub3;, HfO&sub2;, ZrO&sub2;, Ta&sub2;O&sub5;); tỷ lệ độ dày lớp phù hợp với mục tiêu mật độ điện dung của bạn
• Kích thước chip:0.25 × 0,25 mm đến 5,0 × 5,0 mm; tỷ lệ hình chữ nhật lên đến 4:1; hình học bất thường theo yêu cầu
• Băng kim loại:Tối đa 5,0 μm Au; Al-metallized; AuSn pre-deposition
• Hỗn hợp kim loại phía sau:Chỉ Au-only; AuSn/AuGe/AuSi pre-deposition for high-temperature attach
• Kiến trúc thiết kế:Một mặt có sẵn cấu hình biên hoặc không biên
• Thời gian dẫn đầu mẫu thử:Tiêu chuẩn 3-4 tuần; tăng tốc 1-2 tuần cho các giá trị công suất tiêu chuẩn