HACC331S25V500 맞춤형 하이-K 유전체 MOS 커패시터 330pF 25V VCO 및 PLL 회로용 초저 위상 잡음 — 완전 맞춤형

HACC331S25V500 은 완전 맞춤형 330 pF 25 V 단일층 MOS 커패시터로, 엔지니어링된 하이-K 복합 유전체 스택(SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;)을 특징으로 하며, 1,320 pF/mm² 면적 커패시턴스 밀도—기존 SiO&sub2; 전용 MOS 커패시터의 3배 이상 밀도—를 달성하면서 VCO 탱크 회로, PLL 루프 필터 및 저잡음 주파수 신시사이저를 위한 -165 dBc/Hz @ 10 kHz 오프셋 미만의 초저 위상 잡음을 제공합니다. 완전 구성 가능한 플랫폼을 기반으로 제작된 이 장치는 커패시턴스(10 pF–1,000 pF), 전압(6.3 V–100 V), 칩 형상 및 금속화 요구 사항에 맞춰 신속한 프로토타이핑으로 제공됩니다.

우수한 커패시턴스 밀도를 위한 하이-K 유전체

HACC331S25V500은 원자층 증착(ALD)을 통해 증착된 엔지니어링된 하이-K 유전체 스택을 통해 커패시턴스 밀도와 RF 성능 간의 근본적인 상충 관계를 극복하며, 옹스트롬 수준의 두께 제어를 제공합니다. 전체 스택(SiO&sub2; 베이스 + Al&sub2;O&sub3;/HfO&sub2; 하이-K 층)은 약 300 nm의 등가 산화물 두께(EOT)를 가집니다. 표준 0.50 × 0.50 mm 풋프린트에서 330 pF로, 이 장치는 1,320 pF/mm²—기존 SiO&sub2; 전용 MOS 커패시터의 면적 커패시턴스 밀도의 3배 이상이며 박막 커패시터 기술 중 최고 수준과 유사한 성능을 달성합니다.

하이-K 접근 방식의 주요 설계 이점은 다음과 같습니다:

• SiO&sub2; 베이스 층은 낮은 계면 트랩 밀도(D_it <5×10¹⁰ cm⁻²eV⁻¹)에 필수적인 원자적으로 완벽한 실리콘 계면을 제공하여 VCO/PLL 위상 잡음에 대한 플리커 잡음 기여를 최소화합니다.
• Al&sub2;O&sub3; 및 HfO&sub2; 하이-K 오버레이어는 더 높은 유전 상수(k≈9 for Al&sub2;O&sub3;, k≈25 for HfO&sub2;)를 통해 전체 커패시턴스 밀도를 높이는 동시에 실리콘 계면에서 물리적으로 분리되어 추가적인 트래핑 센터를 도입하는 것을 방지합니다.
• 전체 커패시터 영역에 걸친 핀홀 없는 ALD 커버리지는 스퍼터링 또는 증착된 하이-K 필름에서 수율을 저하시키는 결함 기반 누설 경로를 제거합니다.
• 단일층 MOS 아키텍처의 내부 전극 및 비아 없음은 MLCC를 괴롭히는 기생 인덕턴스 메커니즘이 없는 동축 전류 경로를 생성합니다.

VCO 및 PLL을 위한 초저 위상 잡음

전압 제어 발진기(VCO) 및 위상 고정 루프(PLL)의 위상 잡음은 주파수 신시사이저 스펙트럼 순도의 기본 한계를 설정합니다. HACC331S25V500은 세 가지 동시 설계 최적화를 통해 VCO/PLL 위상 잡음에 대한 기여를 최소화합니다:

1. 트랩 최소화 유전체 계면을 통한 초저 1/f 플리커 잡음: 고저항 플로트 존 실리콘(>1,000 Ω·cm)에서 열적으로 성장된 SiO&sub2; 베이스 층은 증착된 유전체보다 한 자릿수 개선된 5×10¹⁰ cm⁻²eV⁻¹ 미만의 계면 트랩 밀도를 달성합니다. 산화 후 질소 어닐링과 결합하여 유전체 스택은 1 kHz 미만의 플리커 잡음 코너 주파수를 달성합니다.

2. VCO 탱크 회로에서 검증된 위상 잡음 성능: 10 GHz 크로스 커플드 LC-VCO에서 공진기 커패시터로 특성화될 때 HACC331S25V500은 10 kHz 오프셋에서 -165 dBc/Hz 미만, 1 MHz 오프셋에서 -185 dBc/Hz 미만의 위상 잡음을 기여합니다. 이 성능은 두 발진기 상호 상관 기법을 사용하여 IEEE Std 1139에 따라 잔여 위상 잡음 측정으로 검증됩니다.3. 하이-K 유전체 잡음 최적화: 하이-K 유전체는 SiO&sub2;보다 높은 1/f 잡음을 나타내는 것으로 알려져 있습니다. HACC331S25V500은 얇은 SiO&sub2; 계면층을 통해 이를 완화하여 실리콘 채널을 하이-K 층에서 물리적으로 분리합니다. Al&sub2;O&sub3; 및 HfO&sub2;의 트래핑 센터는 실리콘 계면에서 너무 멀리 떨어져 있어 저주파에서 캐리어를 효율적으로 교환할 수 없습니다.

주요 전기 사양커패시턴스:

330 pF ±10% (±5% 옵션), 1 MHz, 1.0 Vrms, 25°C에서 측정

• 정격 전압: 25 V 연속
• 유전체 내전압: >75 V (정격의 300%), 5초 유지, 100% 생산 테스트
• 유전체 유형: 하이-K 복합(SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;), ALD 증착, 약 300 nm EOT
• 커패시턴스 밀도: 1,320 pF/mm² (기존 SiO&sub2; MOS의 3배)
• 10 kHz 오프셋에서의 위상 잡음:< -165 dBc/Hz (10 GHz VCO, IEEE Std 1139에 따른 상호 상관)
• 1/f 잡음 코너 주파수: < 1 kHz (플리커 잡음 플래토)
• Q 팩터 @ 1 MHz / @ 1 GHz: >1,500 / >150
• 1 GHz에서의 ESR:<0.12 Ω
• 내부 칩 ESL: <0.05 nH
• 손실 계수: ≤0.15% @ 1 kHz, 1.0 Vrms
• 커패시턴스 온도 계수(TCC): +35 ppm/°C (-55°C ~ +125°C)
• 작동 온도 범위: -55°C ~ +125°C
• 절연 저항: ≥10¹⁴ MΩ @ 정격 전압 DC, 25°C
• 유전체 흡수:<0.1% @ 1 kHz
• 습기 민감도: MSL 1 (J-STD-020에 따른 무제한 바닥 수명)
• 보관 온도: -65°C ~ +150°C
• ESD 등급: Class 0 (HBM) (JESD22-A114 기준)
• 물리 및 구조 사양칩 치수:

0.50 × 0.50 × 0.15 mm (±25 μm)

• 상단 금속화: 양면 테두리(마진)
• 프로토타입 리드 타임: 플로트 존 Si, >1,000 Ω·cm
• 상단 금속화: TiW-Au, ≥2.5 μm Au (와이어 본딩 최적화)
• 후면 금속화: TiW-Pt-Au, Pt 확산 방지층 포함 ≥1.0 μm Au
• 설계 아키텍처: >6 gf (25 μm Au 와이어, MIL-STD-883 Method 2011.7)
• 칩 레벨 SRF:>2 GHz (본딩 와이어 없음, 디임베딩됨)
• 시스템 SRF (0.5 mm 본딩 와이어):>500 MHz (단일 25 μm Au 와이어)
• 장착 유형: 와이어 본딩 가능 / 전도성 에폭시 또는 AuSn 공융 다이 접착
• 규정 준수: RoHS 준수(EU 2015/863), IEC 61249-2-21에 따른 할로겐 프리, REACH SVHC 프리
• 맞춤형 플랫폼 — 사양에 따른 설계HACC331S25V500은

완전 구성 가능한 MOS 커패시터 플랫폼

을 기반으로 제작됩니다. 맞춤형 제조업체로서 3-4주 프로토타이핑 기간으로 다음 매개변수의 완전한 맞춤 설정을 제공합니다:커패시턴스: 10 pF ~ 1,000 pF; ±5% 또는 더 엄격한 허용 오차 가능

• 정격 전압: 6.3 V DC ~ 100 V DC
• 유전체 스택: 맞춤형 하이-K 재료(Al&sub2;O&sub3;, HfO&sub2;, ZrO&sub2;, Ta&sub2;O&sub5;); 커패시턴스 밀도 목표에 맞춘 층 두께 비율
• 칩 치수: 0.25 × 0.25 mm ~ 5.0 × 5.0 mm; 최대 4:1의 직사각형 종횡비; 요청 시 불규칙한 형상
• 상단 금속화: 최대 5.0 μm Au; Al 금속화; AuSn 사전 증착
• 후면 금속화: Au 전용; 고온 접착을 위한 AuSn/AuGe/AuSi 사전 증착
• 설계 아키텍처: 단면 테두리 또는 테두리 없는 구성 가능
• 프로토타입 리드 타임: 표준 3-4주; 표준 커패시턴스 값의 경우 1-2주 신속 처리