HACC331S25V500 कस्टम हाई-के डाइइलेक्ट्रिक MOS कैपेसिटर 330pF 25V VCO और PLL सर्किट के लिए अल्ट्रा-लो फेज नॉइज़ — पूरी तरह से अनुकूलन योग्य

यह HACC331S25V500 एक पूरी तरह से अनुकूलन योग्य 330 pF 25 V सिंगल-लेयर MOS कैपेसिटर है जिसमें एक इंजीनियर किया हुआ हाई-के कंपोजिट डाइइलेक्ट्रिक स्टैक (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;) है जो 1,320 pF/mm² एरियल कैपेसिटेंस डेंसिटी—पारंपरिक SiO&sub2;-ओनली MOS कैपेसिटर की तुलना में 3 गुना से अधिक घनत्व— प्राप्त करता है, जबकि VCO टैंक सर्किट, PLL लूप फिल्टर और लो-नॉइज़ फ्रीक्वेंसी सिंथेसाइज़र के लिए 10 kHz ऑफसेट पर -165 dBc/Hz से नीचे अल्ट्रा-लो फेज नॉइज़ प्रदान करता है। एक पूरी तरह से कॉन्फ़िगर करने योग्य प्लेटफॉर्म पर निर्मित, यह डिवाइस आपकी कैपेसिटेंस (10 pF–1,000 pF), वोल्टेज (6.3 V–100 V), चिप ज्यामिति और मेटलाइजेशन आवश्यकताओं के अनुसार तेजी से प्रोटोटाइप टर्नअराउंड के साथ तैयार किया गया है।

उच्च कैपेसिटेंस घनत्व के लिए हाई-के डाइइलेक्ट्रिक

HACC331S25V500 कैपेसिटेंस घनत्व और आरएफ प्रदर्शन के बीच मौलिक ट्रेड-ऑफ को पार करता है, जो एक इंजीनियर हाई-के डाइइलेक्ट्रिक स्टैक के माध्यम से प्राप्त किया जाता है जिसे Ångström-स्तर की मोटाई नियंत्रण के लिए एटॉमिक लेयर डिपोजिशन (ALD) द्वारा जमा किया जाता है। पूरा स्टैक (SiO&sub2; बेस + Al&sub2;O&sub3;/HfO&sub2; हाई-के लेयर्स) लगभग 300 एनएम समतुल्य ऑक्साइड मोटाई (EOT) का है। 330 pF पर एक मानक 0.50 × 0.50 मिमी फुटप्रिंट में, यह डिवाइस 1,320 pF/mm²—पारंपरिक SiO&sub2;-ओनली MOS कैपेसिटर के एरियल कैपेसिटेंस घनत्व से 3 गुना से अधिक और सर्वश्रेष्ठ थिन-फिल्म कैपेसिटर तकनीकों के बराबर— प्राप्त करता है।

हाई-के दृष्टिकोण के प्रमुख डिजाइन लाभों में शामिल हैं:

• SiO&sub2; बेस लेयर कम इंटरफ़ेस ट्रैप घनत्व (D_it <5×10¹⁰ cm⁻²eV⁻¹) के लिए आवश्यक एटॉमिक रूप से पूर्ण सिलिकॉन इंटरफ़ेस प्रदान करता है, जो VCO/PLL फेज नॉइज़ में न्यूनतम फ़्लिकर नॉइज़ योगदान सुनिश्चित करता है।
• Al&sub2;O&sub3; और HfO&sub2; हाई-के ओवरलेयर्स उनके उच्च डाइइलेक्ट्रिक स्थिरांक (k≈9 Al&sub2;O&sub3; के लिए, k≈25 HfO&sub2; के लिए) के माध्यम से समग्र कैपेसिटेंस घनत्व को बढ़ाते हैं, जबकि अतिरिक्त ट्रैपिंग सेंटर पेश करने से बचने के लिए सिलिकॉन इंटरफ़ेस से भौतिक रूप से अलग होते हैं।
• संपूर्ण कैपेसिटर क्षेत्र में पिनहोल-मुक्त ALD कवरेज डिफेक्ट-संचालित लीकेज पाथ को समाप्त करता है जो स्पटर्ड या वाष्पित हाई-के फिल्मों में यील्ड को खराब करते हैं।
• सिंगल-लेयर MOS आर्किटेक्चर में शून्य आंतरिक इलेक्ट्रोड और शून्य वाया MLCCs को प्रभावित करने वाले परजीवी इंडक्शन तंत्र से मुक्त एक कॉक्सियल करंट पाथ बनाते हैं।

VCOs और PLLs के लिए अल्ट्रा-लो फेज नॉइज़

वोल्टेज-नियंत्रित ऑसिलेटर (VCOs) और फेज-लॉक्ड लूप्स (PLLs) में फेज नॉइज़ फ्रीक्वेंसी सिंथेसाइज़र स्पेक्ट्रल शुद्धता पर मौलिक सीमा निर्धारित करता है। HACC331S25V500 तीन एक साथ डिजाइन अनुकूलन के माध्यम से VCO/PLL फेज नॉइज़ में अपने योगदान को कम करता है:

1. ट्रैप-मिनिमाइज़्ड डाइइलेक्ट्रिक इंटरफ़ेस के माध्यम से अल्ट्रा-लो 1/f फ़्लिकर नॉइज़: उच्च-प्रतिरोध फ्लोट-ज़ोन सिलिकॉन (>1,000 Ω·cm) पर थर्मल रूप से उगाया गया SiO&sub2; बेस लेयर, 5×10¹⁰ cm⁻²eV⁻¹ से नीचे एक इंटरफ़ेस ट्रैप घनत्व प्राप्त करता है — जमा किए गए डाइइलेक्ट्रिक्स पर एक ऑर्डर ऑफ मैग्नीट्यूड सुधार। पोस्ट-ऑक्सीडेशन नाइट्रोजन एनीलिंग के साथ संयुक्त, डाइइलेक्ट्रिक स्टैक 1 kHz से नीचे एक फ़्लिकर नॉइज़ कॉर्नर फ़्रीक्वेंसी प्राप्त करता है।

2. VCO टैंक सर्किट में सत्यापित फेज नॉइज़ प्रदर्शन: जब 10 GHz क्रॉस-कपल्ड LC-VCO में रेज़ोनेटर कैपेसिटर के रूप में कैरेक्टराइज़ किया जाता है, तो HACC331S25V500 10 kHz ऑफसेट पर -165 dBc/Hz से नीचे और 1 MHz ऑफसेट पर -185 dBc/Hz से नीचे फेज नॉइज़ का योगदान देता है। यह प्रदर्शन IEEE Std 1139 के अनुसार दो-ऑसिलेटर क्रॉस-कोरिलेशन तकनीक का उपयोग करके अवशिष्ट फेज नॉइज़ माप के माध्यम से सत्यापित किया गया है।

3. हाई-के डाइइलेक्ट्रिक नॉइज़ ऑप्टिमाइज़ेशन: हाई-के डाइइलेक्ट्रिक्स SiO&sub2; की तुलना में उच्च 1/f नॉइज़ प्रदर्शित करने के लिए जाने जाते हैं। HACC331S25V500 इसे एक पतली SiO&sub2; इंटरफ़ेसियल लेयर के माध्यम से कम करता है जो सिलिकॉन चैनल को हाई-के लेयर्स से भौतिक रूप से अलग करती है — Al&sub2;O&sub3; और HfO&sub2; में ट्रैपिंग सेंटर कम आवृत्तियों पर कुशलतापूर्वक वाहकों का आदान-प्रदान करने के लिए सिलिकॉन इंटरफ़ेस से बहुत दूर हैं।

प्रमुख विद्युत विनिर्देश

• कैपेसिटेंस: 330 pF ±10% (±5% वैकल्पिक), 1 MHz, 1.0 Vrms, 25°C पर मापा गया
• रेटेड डीसी वोल्टेज: 25 V निरंतर
• डाइइलेक्ट्रिक विदस्टैंडिंग वोल्टेज: >75 V (300% रेटेड), 5 सेकंड का ठहराव, 100% उत्पादन परीक्षण
• डाइइलेक्ट्रिक प्रकार: हाई-के कंपोजिट (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;), ALD जमा, ~300 nm EOT
• कैपेसिटेंस घनत्व: 1,320 pF/mm² (3× पारंपरिक SiO&sub2; MOS)
• 10 kHz ऑफसेट पर फेज नॉइज़: < -165 dBc/Hz (10 GHz VCO, IEEE Std 1139 के अनुसार क्रॉस-कोरिलेशन)
• 1/f नॉइज़ कॉर्नर फ़्रीक्वेंसी: < 1 kHz (फ़्लिकर नॉइज़ प्लेटो)
• Q फैक्टर @ 1 MHz / @ 1 GHz:>1,500 / >150
• 1 GHz पर ESR: <0.12 Ω
• इंट्रिन्सिक चिप ESL: <0.05 nH
• डिसिपेशन फैक्टर: ≤0.15% @ 1 kHz, 1.0 Vrms
• कैपेसिटेंस का तापमान गुणांक (TCC): +35 ppm/°C (-55°C से +125°C)
• ऑपरेटिंग तापमान रेंज: -55°C से +125°C
• इंसुलेशन रेजिस्टेंस: ≥10¹⁴ MΩ @ रेटेड वोल्टेज डीसी, 25°C
• डाइइलेक्ट्रिक अवशोषण: <0.1% @ 1 kHz
• नमी संवेदनशीलता: MSL 1 (J-STD-020 के अनुसार असीमित फ्लोर लाइफ)
• भंडारण तापमान: -65°C से +150°C
• ESD रेटिंग: क्लास 0 (HBM) JESD22-A114 के अनुसार

भौतिक और निर्माण विनिर्देश

• चिप आयाम: 0.50 × 0.50 × 0.15 mm (±25 μm)
• डिजाइन आर्किटेक्चर: डबल-साइडेड बॉर्डर्ड (मार्जिन)
• सब्सट्रेट: फ्लोट-ज़ोन Si, >1,000 Ω·cm
• टॉप मेटलाइजेशन: TiW-Au, ≥2.5 μm Au (वायर बॉन्ड ऑप्टिमाइज़्ड)
• बैकसाइड मेटलाइजेशन: TiW-Pt-Au, ≥1.0 μm Au Pt डिफ्यूजन बैरियर के साथ
• वायर बॉन्ड पुल स्ट्रेंथ: >6 gf 25 μm Au वायर के लिए (MIL-STD-883 मेथड 2011.7)
• चिप-लेवल SRF:>2 GHz (कोई बॉन्ड वायर नहीं, डी-एम्बेडेड)
• सिस्टम SRF (0.5 मिमी बॉन्ड वायर):>500 MHz (सिंगल 25 μm Au वायर)
• माउंटिंग टाइप: वायर बॉन्डेबल / कंडक्टिव एपॉक्सी या AuSn यूटेक्टिक डाई अटैच
• अनुपालन: RoHS कंप्लायंट (EU 2015/863), IEC 61249-2-21 के अनुसार हैलोजन-फ्री, REACH SVHC फ्री

कस्टमाइजेशन प्लेटफॉर्म — आपकी विशिष्टता के अनुसार डिजाइन

HACC331S25V500 एक पूरी तरह से कॉन्फ़िगर करने योग्य MOS कैपेसिटर प्लेटफॉर्म पर बनाया गया है। एक कस्टम निर्माता के रूप में, हम 3–4 सप्ताह के प्रोटोटाइप टर्नअराउंड के साथ निम्नलिखित मापदंडों के पूर्ण टेलरिंग की पेशकश करते हैं:

• कैपेसिटेंस: 10 pF से 1,000 pF; ±5% या उससे भी टाइट टॉलरेंस उपलब्ध
• रेटेड वोल्टेज: 6.3 V DC से 100 V DC
• डाइइलेक्ट्रिक स्टैक: कस्टम हाई-के सामग्री (Al&sub2;O&sub3;, HfO&sub2;, ZrO&sub2;, Ta&sub2;O&sub5;); आपकी कैपेसिटेंस घनत्व लक्ष्य के अनुसार लेयर मोटाई अनुपात टेलर किए गए
• चिप आयाम: 0.25 × 0.25 mm से 5.0 × 5.0 mm; 4:1 तक आयताकार पहलू अनुपात; अनुरोध पर अनियमित ज्यामिति
• टॉप मेटलाइजेशन: 5.0 μm Au तक; Al-मेटलाइज्ड; AuSn प्री-डिपोजिशन
• बैकसाइड मेटलाइजेशन: केवल Au; उच्च-तापमान अटैच के लिए AuSn/AuGe/AuSi प्री-डिपोजिशन
• डिजाइन आर्किटेक्चर: सिंगल-साइडेड बॉर्डर्ड या बॉर्डरलैस कॉन्फ़िगरेशन उपलब्ध
• प्रोटोटाइप लीड टाइम: मानक 3–4 सप्ताह; मानक कैपेसिटेंस मानों के लिए त्वरित 1–2 सप्ताह