HACC331S25V500 Niestandardowy kondensator MOS dielektryczny o wysokiej mocy K 330pF 25V Ultra-Niski hałas fazowy dla obwodów VCO i PLL

W sprawieHACC331S25V500jest w pełni dostosowywalnym kondensatorem MOS o jednej warstwie 330 pF 25 V wyposażonym wwysokokokokalinkowy kompozytowy stos dielektryczny (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;)który osiąga1gęstość pojemności powierzchni 320 pF/mm2¥ ponad 3 razy gęstość konwencjonalnych kondensatorów SiO&sub2;-only MOShałas ultra niskiej fazy poniżej -165 dBc/Hz przy przesunięciu 10 kHzZbudowane na w pełni konfigurowalnej platformie, urządzenie to jest dostosowane do Twojej pojemności (10 pF-1 000 pF), napięcia (6.3 V ≈ 100 V), geometrię chipów i wymagania metalizacji z szybkim przejściem prototypowania.

Wysokokokładowy dielektryczny dla wyższej gęstości pojemności

HACC331S25V500 przezwycięża podstawowy kompromis między gęstością pojemności a częstotliwością RF poprzez zaprojektowany wysokiej temperatury K stos dielektryczny osadzony przezDepozycja warstwy atomowej (ALD)do kontroli grubości na poziomie Ångströma. Całkowity stos (SiO&sub2; baza + Al&sub2; O&sub3;/HfO&sub2; warstwy o wysokim poziomie K) wynosi łączną grubość tlenku równoważną (EOT) około 300 nm.Przy 330 pF w standardowym 0.50 × 0,50 mm, urządzenie to osiąga1,320 pF/mm2¥ więcej niż 3 razy gęstość pojemności powierzchniowej konwencjonalnych kondensatorów MOS zawierających tylko SiO&sub2; i porównywalne z najlepszymi technologiami kondensatorów cienkiej warstwy.

Kluczowe zalety projektowe podejścia o wysokiej zawartości K obejmują:

• Warstwa bazowa SiO&sub2;dostarcza atomicznie doskonałego interfejsu krzemowego niezbędnego dla niskiej gęstości pułapki interfejsu (D_to< 5×1010 cm−2eV−1), zapewniając minimalny wkład hałasu migotania w hałas fazy VCO/PLL
• Powierzchnia Al&sub2;O&sub3; i HfO&sub2; o wysokim poziomie Kzwiększyć ogólną gęstość pojemności poprzez wyższe stałe dielektryczne (k≈9 dla Al&sub2;O&sub3;, k≈25 dla HfO&sub2;W celu uniknięcia wprowadzenia dodatkowych ośrodków
• Obejście ALD bez otworóww całym obszarze kondensatora eliminuje ścieżki wycieków spowodowane wadami, które pogarszają wydajność w rozpylanych lub odparowanych foliach wysokiej temperatury
• Zero elektrod wewnętrznych i zero viasóww jednowarstwowej architekturze MOS tworzyć ścieżkę prądu koaksialnego wolny od pasożytniczych mechanizmów indukcji, które plagi MLCC

Ultra-niskie hałasy fazowe dla VCO i PLL

Hałas fazowy w oscylatorach sterowanych napięciem (VCO) i pętlach z blokiem fazowym (PLL) ustala podstawową granicę czystości widmowej syntezatora częstotliwości.HACC331S25V500 minimalizuje swój wkład w hałas fazowy VCO/PLL poprzez trzy jednoczesne optymalizacje konstrukcyjne:

1. Ultra niskie 1/f hałas migotania poprzez interfejs dielektryczny zminimalizowany przez pułapkę:SiO&sub2; warstwa bazowa, hodowana termicznie na krzemu o wysokiej rezystywności strefy pływającej (> 1000 Ω·cm),osiąga gęstość pułapki interfejsu poniżej 5×1010 cm−2eV−1 ̊ poprawy rzędu wielkości w porównaniu z zdeponowanymi dielektrykamiW połączeniu z odgrzewaniem azotu po utlenieniu, stos dielektryczny osiąga częstotliwość kąta migotania hałasu poniżej 1 kHz.

2. Zweryfikowana wydajność hałasu fazowego w obwodach zbiornika VCO:W przypadku charakterystyki kondensatora rezonatora w 10 GHz LC-VCO z połączeniem krzyżowym HACC331S25V500 wpływa na hałas fazowy poniżej-165 dBc/Hz przy przesunięciu 10 kHzi poniżej -185 dBc/Hz przy przesunięciu 1 MHz. Wydajność ta jest weryfikowana poprzez pomiar hałasu rezydualnego fazy według IEEE Std 1139 przy użyciu techniki korelacji krzyżowej dwóch oscylatorów.

3Optymalizacja hałasu dielektrycznego o wysokim poziomie K:Znane jest, że dielektryki o wysokim poziomie K wykazują wyższy hałas 1/f niż SiO&sub2;. HACC331S25V500 łagodzi ten hałas poprzez cienką SiO&sub2;.warstwa interfacowa fizycznie oddzielająca kanał krzemowy od warstw o wysokiej zawartości K-centrum uwięzienia w Al&sub2;O&sub3; i HfO&sub2; znajdują się zbyt daleko od interfejsu krzemowego, aby skutecznie wymieniać nośniki na niskich częstotliwościach.

Główne specyfikacje elektryczne

• Pojemność:330 pF ±10% (opcjonalnie ±5%), mierzone w 1 MHz, 1,0 Vrms, 25°C
• Narysowane napięcie prądu stałego:25 V ciągłe
• Włókna opon dielektrycznych:> 75 V (300% nominalne), 5 s. utrzymanie, 100% badań produkcyjnych
• Typ dielektryczny:Kompozyt o wysokiej zawartości K (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;), zdeponowany ALD, ~300 nm EOT
• Gęstość pojemności:1,320 pF/mm2 (3 × konwencjonalny SiO&sub2; MOS)
• Hałas fazowy @ 10 kHz Ofset:< -165 dBc/Hz (10 GHz VCO, korelacja krzyżowa według IEEE Std 1139)
• 1/f Częstotliwość kąta hałasu:< 1 kHz (plateau hałasu migotania)
• Wskaźnik Q @ 1 MHz / @ 1 GHz:> 1500 / > 150
• ESR @ 1 GHz:< 0,12 Ω
• Własny chip ESL:< 0,05 nH
• Wskaźnik rozpraszania:≤ 0,15% @ 1 kHz, 1,0 Vrms
• Współczynnik temperatury pojemności (TCC):+35 ppm/°C (-55°C do +125°C)
• Zakres temperatury pracy:-55°C do +125°C
• Odporność izolacyjna:≥ 104 MΩ @ Narysowane napięcie prądu stałego, 25°C
• Absorpcja dielektryczna:< 0,1% @ 1 kHz
• Wrażliwość na wilgoć:MSL 1 (nieograniczona żywotność podłogi na J-STD-020)
• Temperatura przechowywania:-65°C do +150°C
• Ocena ESD:Klasa 0 (HBM) według JESD22-A114

Specyfikacje fizyczne i konstrukcyjne

• Wymiary chipa:00,50 × 0,50 × 0,15 mm (± 25 μm)
• Architektura projektowa:W odniesieniu do ekspozycji na ryzyko zabezpieczenia
• Substrat:Strefa pływania Si, > 1.000 Ω·cm
• Najwyższa metalizacja:TiW-Au, ≥ 2,5 μm Au (optymalizowane wiązanie drutu)
• Metalizacja z tyłu:TiW-Pt-Au, ≥1,0 μm Au z barierą dyfuzyjną Pt
• Siła przyciągania wiązania drutu:> 6 gf dla drutu Au o długości 25 μm (metoda MIL-STD-883 2011.7)
• SRF na poziomie chipów:> 2 GHz (bez przewodu wiązania, odbudowany)
• System SRF (0,5 mm drutu wiązanego):> 500 MHz (jednorazowy przewód Au 25 μm)
• Rodzaj montażu:Włókna wiążące / przewodzące epoksydowe lub AuSn Eutectic Die Attach
• Zgodność:Zgodny z RoHS (UE 2015/863), wolny od halogenów zgodnie z IEC 61249-2-21, REACH SVHC

Platforma dostosowania

HACC331S25V500 jest zbudowany naw pełni konfigurowalna platforma kondensatora MOSJako producent na zamówienie, oferujemy pełne dostosowanie następujących parametrów z3 ̊4 tygodnie odbudowy prototypu:

• Pojemność:10 pF do 1000 pF; dostępna tolerancja ± 5% lub większa
• Napęd nominalny:6.3 V DC do 100 V DC
• Zestaw dielektryczny:Materiały o wysokiej zawartości K (Al&sub2;O&sub3;, HfO&sub2;, ZrO&sub2;, Ta&sub2;O&sub5;); stosunki grubości warstwy dostosowane do docelowej gęstości pojemności
• Wymiary chipa:0.25 × 0,25 mm do 5,0 × 5,0 mm; prostokątne stosunki widmowe do 4:1; geometrie nieregularne na żądanie
• Najwyższa metalizacja:Do 5,0 μm Au; Al-metalizowane; AuSn pre-depozycja
• Metalizacja z tyłu:Wyłącznie Au-only; AuSn/AuGe/AuSi pre-deposition for high-temperature attach
• Architektura projektowa:Dostępne konfiguracje jednobokiej konfiguracji z granicami lub bez granicy
• Czas realizacji prototypu:Standardowe 3 ̇4 tygodnie; przyspieszone 1 ̇2 tygodnie dla standardowych wartości pojemności