HACC331S25V500 Custom High-K Dielectric MOS Capacitor 330pF 25V Ultra-Low Phase Noise voor VCO & PLL-circuits

DeHACC331S25V500is een volledig aanpasbare 330 pF 25 V enkellagige MOS-capacitor met eeneen dielectrische stapel van hoog-K-composites (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;)dat bereikt1320 pF/mm2 oppervlaktecapaciteitsdichtheid¥ meer dan 3x de dichtheid van de conventionele SiO&sub2;-only MOS condensatorenultralage fase geluid onder -165 dBc/Hz bij 10 kHz verschuivingDit apparaat is gebouwd op een volledig configureerbaar platform en is afgestemd op uw capaciteit (10 pF ¥1.000 pF), spanning (6.3 V/100 V), chipgeometrie en metallisatie vereisten met snelle prototyping turnaround.

High-K dielectric voor superieure capaciteitsdichtheid

De HACC331S25V500 overwint de fundamentele afweging tussen capaciteitsdichtheid en RF-prestaties door middel van een ingenieur high-K dielektrische stapel die viaafzetting van de atoomlaag (ALD)De volledige stapel (SiO&sub2; basis + Al&sub2; O&sub3;/HfO&sub2; hoog-K-lagen) heeft in totaal een oxide-equivalentdikte (EOT) van ongeveer 300 nm.Bij 330 pF in een standaard 0.50 × 0,50 mm voetafdruk, dit apparaat bereikt1,320 pF/mm2¥meer dan 3x de oppervlaktecapaciteitsdichtheid van conventionele alleen-MOS-capacitoren met SiO&sub2; en vergelijkbaar met de beste dunne-filmcapacitortechnologieën.

Belangrijkste ontwerpvoordelen van de high-K-benadering zijn:

• De basislaag SiO&sub2;Het biedt de atoomperfecte siliciuminterface die essentieel is voor een lage interfaceplaatdichtheid._Het< 5×1010 cm−2eV−1), waarbij minimale bijdrage van flikkergeluid tot VCO/PLL-fasegeluid wordt gewaarborgd
• De Al&sub2;O&sub3; en HfO&sub2; high-K overlaysde totale capaciteitsdichtheid verhogen door hun hogere dielectrische constanten (k≈9 voor Al&sub2;O&sub3;, k≈25 voor HfO&sub2;) terwijl het fysiek is gescheiden van de siliciuminterface om te voorkomen dat er extra opslagcentra worden geïntroduceerd
• ALD-dekking zonder naaldgatenover het gehele condensatorgebied verwijdert defect-gedreven lekpaden die de opbrengst in gespotte of verdampte high-K-films verminderen
• Nul interne elektroden en nul viasin een eenlaagse MOS-architectuur creëren een coaxiale stroompad vrij van parasitaire inductance mechanismen die MLCC's plagen

Ultralage faselawaai voor VCO's en PLL's

Fasenruis in spanningsgestuurde oscillatoren (VCO's) en fasevergrendelde lussen (PLL's) stelt de fundamentele limiet voor de spectrale zuiverheid van de frequentiesynthesizer.De HACC331S25V500 minimaliseert zijn bijdrage aan VCO/PLL fase geluid door middel van drie gelijktijdige ontwerp optimalisaties:

1. Ultra-laag flikkergeluid door middel van een dielectrische interface met trapminimering:De SiO&sub2; basislaag, thermisch gekweekt op hoogweerstandsfloatzone silicium (> 1.000 Ω·cm),bereikt een interfaceplaatdichtheid van minder dan 5×1010 cm−2eV−1 ̊ een orde van grootte verbetering ten opzichte van gedeponeerde dielectriekenIn combinatie met stikstofverhitting na oxidatie bereikt de dielektrische stapel een flikkerend geluidshoekfrequentie onder 1 kHz.

2Geverifieerde fase-ruisprestaties in VCO-tanks:Wanneer de HACC331S25V500 wordt gekenmerkt als de resonatorcapacitor in een 10 GHz gekoppelde LC-VCO, draagt de fase geluid onder-165 dBc/Hz bij 10 kHz verschuivingDeze prestaties worden geverifieerd door residuele fase-ruismeting volgens IEEE Std 1139 met behulp van een twee-oscillator kruiscorrelatie techniek.

3Optimalisatie van dielectrisch geluid met hoge K-waarde:De HACC331S25V500 vermindert dit door middel van een dunne SiO2een interfaceschaal die het siliciumkanaal fysiek scheidt van de hoog-K-lagen, de vangcentra in Al&sub2;O&sub3; en HfO&sub2; bevinden zich te ver van de siliciuminterface om dragers op lage frequenties efficiënt uit te wisselen.

Belangrijkste elektrische specificaties

• Capaciteit:330 pF ±10% (±5% optioneel), gemeten bij 1 MHz, 1,0 Vrms, 25°C
• Nominale gelijkstroomspanning:25 V continu
• Dielectrische weerstandspanning:> 75 V (300% nominale spanning), 5 seconden aanhouden, 100% productie getest
• Dielektrisch type:High-K Composite (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;), ALD afgezet, ~ 300 nm EOT
• Capaciteitsdichtheid:1,320 pF/mm2 (3x conventionele SiO&sub2;MOS)
• Fase geluid @ 10 kHz Offset:< -165 dBc/Hz (10 GHz VCO, kruiscorrelatie per IEEE Std 1139)
• 1/f Ruishoekfrequentie:< 1 kHz (flickergeluidsplateau)
• Q-factor @ 1 MHz / @ 1 GHz:> 1500 / > 150
• ESR @ 1 GHz:< 0,12 Ω
• Intrinsieke chip ESL:< 0,05 nH
• Dissipatiefactor:≤ 0,15% @ 1 kHz, 1,0 Vrms
• Temperatuurcapaciteitscoëfficiënt (TCC):+35 ppm/°C (-55°C tot +125°C)
• Operatietemperatuurbereik:-55°C tot +125°C
• Isolatieweerstand:≥ 104 MΩ @ Nominale DC-spanning, 25°C
• Dielektrische absorptie:< 0,1% @ 1 kHz
• Gevoeligheid:MSL 1 (onbeperkte levensduur van de vloer per J-STD-020)
• Opbergtemperatuur:-65°C tot +150°C
• ESD-rating:Klasse 0 (HBM) per JESD22-A114

Fysieke en constructieve specificaties

• Afmetingen van de chip:0.50 × 0,50 × 0,15 mm (± 25 μm)
• Ontwerp architectuur:Bijzondere waardeveranderingen
• Substraat:Float-Zone Si, > 1.000 Ω·cm
• Topmetallisering:TiW-Au, ≥ 2,5 μm Au (draadbinding geoptimaliseerd)
• Achterzijde metallisatie:TiW-Pt-Au, ≥1,0 μm Au met Pt-difusiebarrière
• Draadband treksterkte:> 6 gf voor Au-draad van 25 μm (Methode MIL-STD-883 2011.7)
• SRF op chipniveau:> 2 GHz (zonder verbindingsdraad, niet ingebed)
• System SRF (0,5 mm banddraad):> 500 MHz (eenvoudige 25 μm Au-draad)
• Montage:Draadbindend / geleidend epoxy of AuSn Eutectic Die Attach
• Naleving:RoHS-conform (EU 2015/863), halogeenvrij volgens IEC 61249-2-21, REACH SVHC-vrij

Aanpassingsplatform ️ Ontwerp naar uw specificatie

De HACC331S25V500 is gebouwd op eenvolledig configureerbaar MOS condensatorplatformAls op maat gemaakte fabrikant bieden wij volledige maatwerk van de volgende parameters met3­4 weken prototyping turnaround:

• Capaciteit:10 pF tot 1000 pF; ± 5% of strengere toleranties beschikbaar
• Nominale spanning:6.3 V DC tot 100 V DC
• Dielectrische stapel:Op maat gemaakte hoog-K-materialen (Al&sub2;O&sub3;, HfO&sub2;, ZrO&sub2;, Ta&sub2;O&sub5;); laagdikteverhoudingen op maat van uw capaciteitsdichtheidsdoel
• Afmetingen van de chip:0.25 × 0,25 mm tot en met 5,0 × 5,0 mm; rechthoekige afmetingen tot en met 4:1• onregelmatige geometrieën op aanvraag
• Topmetallisering:Tot 5,0 μm Au; al-gemetalliseerd; AuSn-voordepositie
• Achterzijde metallisatie:Alleen voor AuSn/AuGe/AuSi-voordepositie voor hoge-temperatuur-aanhangsel
• Ontwerp architectuur:Eenzijdige Configuraties met of zonder rand
• Levertyd van het prototype:Standaard 3 ∼4 weken; versnelde 1 ∼2 weken voor standaardcapaciteitswaarden