HACC331S25V500 Kapasitor MOS Dielektrik High-K Kustom 330pF 25V Kebisingan Fase Ultra-Rendah untuk Sirkuit VCO & PLL — Sepenuhnya Dapat Disesuaikan

The HACC331S25V500 adalah kapasitor MOS lapisan tunggal 330 pF 25 V yang sepenuhnya dapat disesuaikan yang menampilkan tumpukan dielektrik komposit high-K (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;) yang direkayasa yang mencapai densitas kapasitansi area 1.320 pF/mm²—lebih dari 3× densitas kapasitor MOS hanya SiO&sub2; konvensional—sambil memberikan kebisingan fase ultra-rendah di bawah -165 dBc/Hz pada offset 10 kHz untuk sirkuit tangki VCO, filter loop PLL, dan synthesizer frekuensi kebisingan rendah. Dibangun di atas platform yang sepenuhnya dapat dikonfigurasi, perangkat ini disesuaikan dengan persyaratan kapasitansi (10 pF–1.000 pF), tegangan (6,3 V–100 V), geometri chip, dan metalisasi Anda dengan waktu penyelesaian prototipe yang cepat.

Dielektrik High-K untuk Kepadatan Kapasitansi Unggul

HACC331S25V500 mengatasi trade-off fundamental antara kepadatan kapasitansi dan kinerja RF melalui tumpukan dielektrik high-K yang direkayasa yang dideposisikan melalui deposisi lapisan atom (ALD) untuk kontrol ketebalan tingkat Ångström. Tumpukan lengkap (basis SiO&sub2; + lapisan high-K Al&sub2;O&sub3;/HfO&sub2;) berjumlah sekitar 300 nm ketebalan oksida ekuivalen (EOT). Pada 330 pF dalam footprint standar 0,50 × 0,50 mm, perangkat ini mencapai 1.320 pF/mm²—lebih dari 3× densitas kapasitansi area kapasitor MOS hanya SiO&sub2; konvensional dan sebanding dengan teknologi kapasitor film tipis terbaik.

Keunggulan desain utama dari pendekatan high-K meliputi:

• Lapisan dasar SiO&sub2; menyediakan antarmuka silikon yang sempurna secara atomik yang penting untuk kepadatan perangkap antarmuka yang rendah (D_it <5×10¹⁰ cm⁻²eV⁻¹), memastikan kontribusi kebisingan flicker minimal terhadap kebisingan fase VCO/PLL
• Lapisan atas high-K Al&sub2;O&sub3; dan HfO&sub2; meningkatkan kepadatan kapasitansi keseluruhan melalui konstanta dielektriknya yang lebih tinggi (k≈9 untuk Al&sub2;O&sub3;, k≈25 untuk HfO&sub2;) sambil dipisahkan secara fisik dari antarmuka silikon untuk menghindari pengenalan pusat perangkap tambahan
• Cakupan ALD bebas lubang jarum di seluruh area kapasitor menghilangkan jalur kebocoran yang digerakkan oleh cacat yang menurunkan hasil pada film high-K yang disemprot atau diuapkan
• Nol elektroda internal dan nol vias dalam arsitektur MOS lapisan tunggal menciptakan jalur arus koaksial bebas dari mekanisme induktansi parasit yang mengganggu MLCC

Kebisingan Fase Ultra-Rendah untuk VCO & PLL

Kebisingan fase dalam osilator yang dikontrol tegangan (VCO) dan loop terkunci fase (PLL) menetapkan batas fundamental pada kemurnian spektral synthesizer frekuensi. HACC331S25V500 meminimalkan kontribusinya terhadap kebisingan fase VCO/PLL melalui tiga optimasi desain simultan:

1. Kebisingan Flicker 1/f Ultra-Rendah Melalui Antarmuka Dielektrik yang Diminimalkan Perangkap: Lapisan dasar SiO&sub2;, yang tumbuh secara termal pada silikon zona apung resistivitas tinggi (>1.000 Ω·cm), mencapai kepadatan perangkap antarmuka di bawah 5×10¹⁰ cm⁻²eV⁻¹—peningkatan satu urutan besarnya dibandingkan dielektrik yang dideposisikan. Dikombinasikan dengan anil nitrogen pasca-oksidasi, tumpukan dielektrik mencapai frekuensi sudut kebisingan flicker di bawah 1 kHz.

2. Kinerja Kebisingan Fase Terverifikasi dalam Sirkuit Tangki VCO: Ketika dikarakterisasi sebagai kapasitor resonator dalam VCO LC-berpasangan silang 10 GHz, HACC331S25V500 berkontribusi kebisingan fase di bawah -165 dBc/Hz pada offset 10 kHz dan di bawah -185 dBc/Hz pada offset 1 MHz. Kinerja ini diverifikasi melalui pengukuran kebisingan fase residual sesuai IEEE Std 1139 menggunakan teknik korelasi silang dua osilator.

3. Optimasi Kebisingan Dielektrik High-K: Dielektrik High-K diketahui menunjukkan kebisingan 1/f yang lebih tinggi daripada SiO&sub2;. HACC331S25V500 memitigasi ini melalui lapisan antarmuka SiO&sub2; tipis yang secara fisik memisahkan saluran silikon dari lapisan high-K—pusat perangkap di Al&sub2;O&sub3; dan HfO&sub2; terlalu jauh dari antarmuka silikon untuk bertukar pembawa secara efisien pada frekuensi rendah.

Spesifikasi Listrik Utama

• Kapasitansi: 330 pF ±10% (±5% opsional), diukur pada 1 MHz, 1,0 Vrms, 25°C
• Tegangan DC Terukur: 25 V kontinu
• Tegangan Tahan Dielektrik: >75 V (300% terukur), jeda 5 detik, 100% diuji produksi
• Jenis Dielektrik: Komposit High-K (SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;), dideposisikan ALD, ~300 nm EOT
• Kepadatan Kapasitansi: 1.320 pF/mm² (3× MOS SiO&sub2; konvensional)
• Kebisingan Fase @ Offset 10 kHz: < -165 dBc/Hz (VCO 10 GHz, korelasi silang sesuai IEEE Std 1139)
• Frekuensi Sudut Kebisingan 1/f: < 1 kHz (dataran tinggi kebisingan flicker)
• Faktor Q @ 1 MHz / @ 1 GHz: >1.500 / >150
• ESR @ 1 GHz: <0,12 Ω
• ESL Chip Intrinsik: <0,05 nH
• Faktor Disipasi: ≤0,15% @ 1 kHz, 1,0 Vrms
• Koefisien Suhu Kapasitansi (TCC): +35 ppm/°C (-55°C hingga +125°C)
• Rentang Suhu Operasi: -55°C hingga +125°C
• Resistansi Isolasi: ≥10⁴ MΩ @ Tegangan Terukur DC, 25°C
• Penyerapan Dielektrik: <0,1% @ 1 kHz
• Sensitivitas Kelembaban: MSL 1 (Masa pakai lantai tidak terbatas sesuai J-STD-020)
• Suhu Penyimpanan: -65°C hingga +150°C
• Peringkat ESD: Kelas 0 (HBM) sesuai JESD22-A114

Spesifikasi Fisik & Konstruksi

• Dimensi Chip: 0,50 × 0,50 × 0,15 mm (±25 μm)
• Arsitektur Desain: Berbatasan Sisi Ganda (Margin)
• Substrat: Float-Zone Si, >1.000 Ω·cm
• Metalilasi Atas: TiW-Au, ≥2,5 μm Au (dioptimalkan untuk ikatan kawat)
• Metalilasi Belakang: TiW-Pt-Au, ≥1,0 μm Au dengan penghalang difusi Pt
• Kekuatan Tarik Ikatan Kawat: >6 gf untuk kawat Au 25 μm (MIL-STD-883 Metode 2011.7)
• SRF Tingkat Chip: >2 GHz (tanpa kawat ikatan, di-de-embedded)
• SRF Sistem (kawat ikatan 0,5 mm): >500 MHz (kawat Au tunggal 25 μm)
• Jenis Pemasangan: Dapat Diikat Kawat / Epoksi Konduktif atau Die Attach Eutektik AuSn
• Kepatuhan: Sesuai RoHS (EU 2015/863), Bebas Halogen sesuai IEC 61249-2-21, Bebas SVHC REACH

Platform Kustomisasi — Desain Sesuai Spesifikasi Anda

HACC331S25V500 dibangun di atas platform kapasitor MOS yang sepenuhnya dapat dikonfigurasi. Sebagai produsen kustom, kami menawarkan penyesuaian penuh parameter berikut dengan waktu penyelesaian prototipe 3–4 minggu:

• Kapasitansi: 10 pF hingga 1.000 pF; toleransi ±5% atau lebih ketat tersedia
• Tegangan Terukur: 6,3 V DC hingga 100 V DC
• Tumpukan Dielektrik: Bahan high-K kustom (Al&sub2;O&sub3;, HfO&sub2;, ZrO&sub2;, Ta&sub2;O&sub5;); rasio ketebalan lapisan disesuaikan dengan target kepadatan kapasitansi Anda
• Dimensi Chip: 0,25 × 0,25 mm hingga 5,0 × 5,0 mm; rasio aspek persegi hingga 4:1; geometri tidak beraturan berdasarkan permintaan
• Metalilasi Atas: Hingga 5,0 μm Au; metalisasi Al; pra-deposisi AuSn
• Metalilasi Belakang: Hanya Au; pra-deposisi AuSn/AuGe/AuSi untuk pemasangan suhu tinggi
• Arsitektur Desain: Konfigurasi Berbatasan Sisi Tunggal atau tanpa batas tersedia
• Waktu Tunggu Prototipe: Standar 3–4 minggu; dipercepat 1–2 minggu untuk nilai kapasitansi standar