HACC331S25V500 カスタム高誘電率MOSキャパシタ 330pF 25V VCO & PLL回路用超低位相ノイズ — 完全カスタマイズ可能

このHACC331S25V500は、完全にカスタマイズ可能な330pF、25Vの単層MOSキャパシタで、エンジニアリングされた高誘電率複合誘電体スタック（SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;）を採用しており、1,320 pF/mm²の面積静電容量密度を実現しています。これは、従来のSiO&sub2;のみのMOSキャパシタの3倍以上の密度でありながら、VCOタンク回路、PLLループフィルタ、低ノイズ周波数シンセサイザ向けに、10kHzオフセットで-165 dBc/Hz未満の超低位相ノイズを提供します。完全に設定可能なプラットフォーム上に構築されたこのデバイスは、お客様の静電容量（10pF～1,000pF）、電圧（6.3V～100V）、チップ形状、および金属化の要件に合わせて、迅速なプロトタイピングターンアラウンドで調整されます。

高誘電率による優れた静電容量密度

HACC331S25V500は、静電容量密度とRF性能の基本的なトレードオフを克服するために、原子層堆積（ALD）によって堆積されたエンジニアリングされた高誘電率誘電体スタックを採用し、オングストロームレベルの厚さ制御を実現しています。スタック全体（SiO&sub2;ベース + Al&sub2;O&sub3;/HfO&sub2;高誘電率層）は、約300nmの等価酸化膜厚（EOT）です。標準的な0.50×0.50mmのフットプリントで330pFの場合、このデバイスは1,320 pF/mm²という、従来のSiO&sub2;のみのMOSキャパシタの面積静電容量密度の3倍以上、および最薄膜キャパシタ技術に匹敵する密度を実現しています。

高誘電率アプローチの主な設計上の利点は以下の通りです。

• SiO&sub2;ベース層は、低界面トラップ密度（D_it <5×10¹⁰ cm⁻²eV⁻¹）に不可欠な原子レベルで完璧なシリコン界面を提供し、VCO/PLL位相ノイズへのフリッカーノイズの寄与を最小限に抑えます。
• Al&sub2;O&sub3;およびHfO&sub2;の高誘電率オーバーレイヤーは、より高い誘電率（Al&sub2;O&sub3;でk≒9、HfO&sub2;でk≒25）により、全体の静電容量密度を向上させます。同時に、シリコン界面から物理的に分離されているため、追加のトラッピングセンターの導入を回避します。
• ピンホールフリーALDカバレッジは、キャパシタ全体にわたって、スパッタリングまたは蒸着された高誘電率膜で歩留まりを低下させる欠陥駆動リークパスを排除します。
• 単層MOSアーキテクチャにおける内部電極ゼロおよびビアゼロは、MLCCを悩ませる寄生インダクタンス機構のない同軸電流パスを作成します。

VCO & PLL用超低位相ノイズ

電圧制御発振器（VCO）および位相同期ループ（PLL）における位相ノイズは、周波数シンセサイザのスペクトル純度の基本的な限界を決定します。HACC331S25V500は、3つの同時設計最適化により、VCO/PLL位相ノイズへの寄与を最小限に抑えます。

1. トラップ最小化誘電体界面による超低1/fフリッカーノイズ: 高抵抗率のフロートゾーンシリコン（>1,000 Ω・cm）上に熱成長させたSiO&sub2;ベース層は、5×10¹⁰ cm⁻²eV⁻¹未満の界面トラップ密度を達成しており、これは堆積誘電体と比較して1桁改善されています。酸化後窒素アニーリングと組み合わせることで、誘電体スタックは1kHz未満のフリッカーノイズコーナー周波数を達成します。

2. VCOタンク回路における実証済み位相ノイズ性能: 10GHzのクロス結合LC-VCOの共振器キャパシタとして特性評価した場合、HACC331S25V500は、10kHzオフセットで-165 dBc/Hz未満、1MHzオフセットで-185 dBc/Hz未満の位相ノイズに寄与します。この性能は、2つの発振器の相互相関技術を用いたIEEE Std 1139に準拠した残留位相ノイズ測定によって検証されています。

3. 高誘電率誘電体のノイズ最適化: 高誘電率誘電体は、SiO&sub2;よりも高い1/fノイズを示すことが知られています。HACC331S25V500は、シリコンチャネルと高誘電率層を物理的に分離する薄いSiO&sub2;界面層により、これを軽減しています。Al&sub2;O&sub3;およびHfO&sub2;のトラッピングセンターは、シリコン界面から十分に離れているため、低周波数で効率的にキャリアを交換できません。

主な電気仕様

• 静電容量: 330 pF ±10% (±5% オプション)、1MHz、1.0 Vrms、25℃で測定
• 定格DC電圧: 25 V 連続
• 誘電体耐圧: >75 V (定格の300%)、5秒保持、100%生産テスト済み
• 誘電体タイプ: 高誘電率複合（SiO&sub2;/Al&sub2;O&sub3;/HfO&sub2;）、ALD堆積、約300 nm EOT
• 静電容量密度: 1,320 pF/mm² (従来のSiO&sub2; MOSの3倍)
• 10kHzオフセットでの位相ノイズ: < -165 dBc/Hz (10 GHz VCO、IEEE Std 1139準拠の相互相関)
• 1/fノイズコーナー周波数: < 1 kHz (フリッカーノイズプラトー)
• Qファクタ (1 MHz / 1 GHz):>1,500 / >150
• ESR (1 GHz): <0.12 Ω
• チップ固有ESL: <0.05 nH
• 損失係数: ≤0.15% @ 1 kHz, 1.0 Vrms
• 静電容量の温度係数 (TCC): +35 ppm/℃ (-55℃～+125℃)
• 動作温度範囲: -55℃～+125℃
• 絶縁抵抗: ≥10¹⁴ MΩ @ 定格電圧DC、25℃
• 誘電体吸収: <0.1% @ 1 kHz
• 湿度感度: MSL 1 (J-STD-020準拠で無制限のフロアライフ)
• 保管温度: -65℃～+150℃
• ESD定格: クラス0 (HBM) JESD22-A114準拠

物理・構造仕様

• チップ寸法: 0.50 × 0.50 × 0.15 mm (±25 μm)
• 設計アーキテクチャ: 両面縁取り（マージン）
• 基板: フロートゾーンSi、>1,000 Ω・cm
• 上面金属化: TiW-Au、≥2.5 μm Au (ワイヤボンディング最適化)
• 裏面金属化: TiW-Pt-Au、≥1.0 μm Au（Pt拡散バリア付き）
• ワイヤボンディング引張強度: >6 gf (25 μm Auワイヤの場合) (MIL-STD-883 Method 2011.7)
• チップレベルSRF:>2 GHz (ボンディングワイヤなし、デエンベデッド)
• システムSRF (0.5 mmボンディングワイヤ):>500 MHz (単一25 μm Auワイヤ)
• 実装タイプ: ワイヤボンディング可能 / 導電性エポキシまたはAuSn共晶ダイアタッチ
• 準拠: RoHS準拠 (EU 2015/863)、IEC 61249-2-21準拠ハロゲンフリー、REACH SVHCフリー

カスタマイズプラットフォーム — 仕様に合わせた設計

HACC331S25V500は、完全に設定可能なMOSキャパシタプラットフォーム上に構築されています。カスタムメーカーとして、3～4週間のプロトタイピングターンアラウンドで以下のパラメータを完全に調整します。

• 静電容量: 10 pF～1,000 pF; ±5%またはそれ以上の許容差が可能
• 定格電圧: 6.3 V DC～100 V DC
• 誘電体スタック: カスタム高誘電率材料（Al&sub2;O&sub3;、HfO&sub2;、ZrO&sub2;、Ta&sub2;O&sub5;）; お客様の静電容量密度目標に合わせた層厚比
• チップ寸法: 0.25 × 0.25 mm～5.0 × 5.0 mm; 最大4:1のアスペクト比の長方形; リクエストに応じて不規則な形状
• 上面金属化: 最大5.0 μm Au; Al金属化; AuSn事前堆積
• 裏面金属化: Auのみ; 高温アタッチ用のAuSn/AuGe/AuSi事前堆積
• 設計アーキテクチャ: 単面縁取りまたは縁なし構成が可能
• プロトタイプリードタイム: 標準3～4週間; 標準的な静電容量値の場合は1～2週間の迅速対応