chi tiết sản phẩm

Created with Pixso. Nhà Created with Pixso. Các sản phẩm Created with Pixso.
Capacitor MOS
Created with Pixso.

Chế độ tương thích MOS Capacitor 220pF 100V CTE Chip một lớp tối ưu cho GaN SiC Power Module

Chế độ tương thích MOS Capacitor 220pF 100V CTE Chip một lớp tối ưu cho GaN SiC Power Module

Tên thương hiệu: Hoan
Số mô hình: HACC221S100V502
MOQ: 10 miếng
Điều khoản thanh toán: L/C,D/A,D/P,T/T
Thông tin chi tiết
Nguồn gốc:
Thiểm Tây, Trung Quốc
Chứng nhận:
ISO 9001:2015, RoHS
Kết hợp điện dung:
Các bộ phù hợp dưới 1% trên wafer / wafer-to-wafer (bản đồ wafer kỹ thuật số)
Trận đấu CTE:
Silicon 2,6 ppm/°C, phù hợp với chất nền điện GaN/SiC
Nhiệt độ vận hành / bảo quản:
-55°C đến +200°C / -65°C đến +150°C
Kích thước chip:
0,55 × 0,55 × 0,18 mm (±25 µm); hình học tùy chỉnh có tỷ lệ khung hình lên tới 4:1
Luyện kim:
Mặt trên TiW-Au ( ≥2,5 µm Au) / Mặt sau TiW-Pt-Au (chỉ có ở Au)
Kiểu lắp:
Dây có thể liên kết / AuSn Eutectic / Hàn / Epoxy dẫn điện
Làm nổi bật:

Chế độ tương thích MOS dưới 1%

,

Tụ điện 220pF 100V MOS

,

CTE tối ưu hóa đơn lớp chip tụ điện

Mô tả sản phẩm

HACC221S100V502 Capacitor MOS chính xác 220 pF 100 V với tương thích dung lượng dưới 1% và tối ưu hóa CTE cho các chất nền điện GaN & SiC


HACC221S100V502 là một chất tụ MOS (màn bán dẫn oxit kim loại) một lớp 220 pF ± 10% có giá trị 100 V DC, được sản xuất trên silic vùng nổi (> 1000 Ω · cm) với 300 nm lớp SiO nhiệt2Định dạng chip tiêu chuẩn là 0,55 mm × 0,55 mm × 0,18 mm (± 25 μm).Nó được thiết kế cho các mô-đun năng lượng băng tần rộng, nơi đối xứng dung lượng cặp-đối-cặp và độ tin cậy nhiệt cơ học trong chu trình điện quyết định hiệu suất mạch.

Bởi vì cấu trúc silicon MOS được hình thành trực tiếp trên một chất nền silicon đơn tinh thể, hệ số mở rộng nhiệt của nó (CTE, 2.6 ppm/°C) vốn có gần với các thiết bị điện silicon-carbide và GaN-on-SiC.


Hỗn hợp công suất chính xác dưới 1% trên các Wafer


  • Dịch vụ phân loại cấp wafer:Các tụ điện được kiểm tra và phân loại bằng điện 100% để các bộ phù hợp được vận chuyển cùng nhau ở trong phạm vi phân bố dung lượng < 1%, trên vị trí wafer, wafer-to-wafer và lot-to-lot;
  • Các cặp và mảng phù hợp được vận chuyển với tài liệu bản đồ wafer kỹ thuật số và khả năng truy xuất lại toàn bộ lô mỗi lô wafer;
  • SiO nhiệt cực ổn định2Dielectric giữ cho sự trôi dạt phù hợp nhỏ trong phạm vi toàn bộ -55 °C đến +200 °C và dưới sự thiên vị DC (TCC +35 ppm/°C);
  • Lý tưởng cho ổ cổng nửa cầu cân bằng, mạng snubber và phân vùng nơi đối xứng dung lượng kiểm soát cân bằng chuyển đổi và EMI.


Đặc điểm điện (thường, 25 °C trừ khi được ghi nhận)


Công suất danh nghĩa 220 pF ±10% (1 kHz, 1,0 Vrms); các bộ phù hợp với mức phân tán < 1% có sẵn
Điện áp định số 100 V DC
Dòng điện đệm chịu điện áp 250 V DC (250% định lượng, 5 s, 100% được thử nghiệm)
Tỷ lệ nhiệt độ (TCC) +35 ppm/°C trên -55°C đến +200°C
Nguyên nhân phân tán ≤ 0,15% ở 1 kHz, 1,0 Vrms
Q Factor > 2000 ở 1 MHz; > 200 ở 1 GHz
ESR ở 1 GHz <0,1 Ω
Chip nội tại ESL < 0,05 nH (không được nhúng); SRF cấp chip > 1,5 GHz; SRF hệ thống > 500 MHz với dây liên kết Au 0,5 mm
Dòng rò rỉ < 10 nA ở 25°C; < 500 nA ở 200°C (với điện áp định danh)
Kháng cách nhiệt ≥ 104MΩ ở điện áp định danh, 25°C
Sự khoan dung với ESD > 2 kV HBM, lớp 2 cho mỗi JESD22-A114
Nhiệt độ hoạt động / Lưu trữ -55°C đến +200°C / -65°C đến +150°C
Kích thước tiêu chuẩn 0.55 × 0,55 × 0,18 mm (± 25 μm); hình học tùy chỉnh, tỷ lệ khung hình lên đến 4:1
Kim loại hóa TiW-Au trên (≥ 2,5 μm Au, có thể kết nối dây); TiW-Pt-Au phía sau (AuSn / hàn / epoxy bạc) hoặc phía sau chỉ Au


Các ứng dụng điển hình


Động cơ cổng và giải ly snubber trong các mô-đun năng lượng GaN và SiC; mô-đun năng lượng lai và biến tần kéo; bộ sạc trên máy và bộ chuyển đổi DC-DC mật độ cao; mạng khuynh hướng khuếch đại năng lượng RF;và bất kỳ tập hợp năng lượng kết hợp nào mà CTE phù hợp, công suất phù hợp và cảm ứng thấp được yêu cầu.


Chế độ tương thích MOS Capacitor 220pF 100V CTE Chip một lớp tối ưu cho GaN SiC Power Module