Tụ điện RF Chip Tùy chỉnh Chống bức xạ Tụ điện Không gian Phản hồi Q Phẳng Bản đồ Wafer Kỹ thuật số

Tụ điện MOS Chống bức xạ Cứng Chống bức xạ Không gian Bản đồ Wafer Phân loại Tự động Đáp ứng Q Phẳng

HACC101S10V500: Tụ điện MOS Chống bức xạ cho Không gian với Bản đồ Wafer Kỹ thuật số & Đáp ứng Q Phẳng

Công thức Chống bức xạ cho Không gian

HACC101S10V500 được thiết kế và đủ điều kiện đặc biệt cho môi trường không gian nơi liều bức xạ ion hóa tổng (TID) làm suy giảm các cấu trúc MOS tiêu chuẩn. Lớp oxit cổng chống bức xạ — sử dụng công thức SiO₂ nitrua hoặc Al₂O₃ đã được làm cứng — giảm thiểu sự tạo bẫy giao diện do bức xạ và sự tích tụ điện tích oxit cố định, hai cơ chế chính gây ra sự dịch chuyển điện áp ngưỡng và sự trôi điện dung trong các thiết bị MOS bị chiếu xạ.

Chứng nhận theo ESCC 22900 cho thấy độ cứng TID >100 krad(Si) cho công thức tiêu chuẩn và >300 krad(Si) với oxit đã được làm cứng, với sự dịch chuyển điện cảm-điện dung được duy trì dưới 5% ở TID tối đa. Độ ổn định ủ sau chiếu xạ đã được xác minh: <1% dịch chuyển bổ sung sau 168 giờ ở 100°C. Kiến trúc tụ điện MOS vốn dĩ miễn nhiễm với các hiệu ứng sự kiện đơn lẻ (SEE) — không có đường dẫn khóa (đây là thiết bị thụ động hai cực), không có nút nhạy cảm với SEU, và hiện tượng nổ cổng sự kiện đơn lẻ được ngăn chặn bởi độ dày điện môi. Khả năng miễn nhiễm SEE này là một lợi thế kiến trúc cơ bản so với các thiết bị bán dẫn chủ động và được xác minh bằng thiết kế, không phải bằng thử nghiệm mẫu.

Đáp ứng Tần số Q Phẳng được Kỹ thuật hóa

Các hệ thống con RF đủ điều kiện cho không gian yêu cầu trở kháng nhất quán trên tần số — và bức xạ không được làm suy giảm sự nhất quán đó. HACC101S10V500 mang lại đáp ứng Q phẳng được kỹ thuật hóa với Q được duy trì trong khoảng ±5% trên dải tần do khách hàng chỉ định, và sự suy giảm Q được xác minh <3% sau khi tiếp xúc 100 krad TID. Điều này đảm bảo rằng hiệu suất của mạng phối hợp, bộ lọc hoặc mạng phân cực của bạn vẫn ổn định từ khi xác minh trước khi phóng cho đến cuối vòng đời nhiệm vụ.

Giao Bản đồ Wafer Kỹ thuật số để Phân loại Tự động

Việc lắp ráp cấp độ không gian yêu cầu khả năng truy xuất nguồn gốc cấp độ chip đầy đủ và phân loại tự động theo cấp điện. HACC101S10V500 cung cấp bản đồ wafer kỹ thuật số hoàn chỉnh ở định dạng XML KRF tiêu chuẩn ngành, tương thích với tự động hóa nhà máy SECS-II và các công cụ bố cục GDSII. Mỗi chip được phân loại theo giá trị điện dung, ESR, hệ số Q và — độc đáo đối với biến thể RH — cấp kiểm tra TID từ mẫu chứng nhận bức xạ cấp wafer. Bản đồ wafer tích hợp trực tiếp với các bộ phân loại chip tự động chọn và đặt: trích xuất chip theo mã phân loại bản đồ, khả năng truy xuất nguồn gốc chip tốt đã biết (KGD) đầy đủ cho mỗi phân loại và tài liệu cấp lô phù hợp để nộp cho hội đồng xem xét vật liệu (MRB) của ESA/NASA.

Thông số kỹ thuật chính

Ứng dụng

• Phân phối Nguồn Bus Vệ tinh LEO/MEO/GEO — độ cứng TID >100 krad, miễn nhiễm SEE, đủ điều kiện tuổi thọ nhiệm vụ 15 năm
• Hệ thống con RF Tàu thăm dò Không gian Sâu — oxit chống bức xạ >300 krad, Q phẳng ổn định với bức xạ trong các nhiệm vụ đa thập kỷ
• Mạng cấp Pha mảng Pha trên Không gian — bản đồ wafer kỹ thuật số để phân loại tự động theo phân loại TID, khả năng truy xuất nguồn gốc đầy đủ
• Bộ khuếch đại điện tích Thiết bị Khoa học — miễn nhiễm SEE, không khóa, điện dung ổn định với bức xạ

Liên hệ với chúng tôi với yêu cầu TID, hồ sơ nhiệm vụ và tùy chọn định dạng bản đồ wafer của bạn. Các mẫu tụ điện MOS chống bức xạ đủ điều kiện ESA ESCC với bản đồ wafer kỹ thuật số được vận chuyển trong vòng 7–10 ngày làm việc.