HACC500S50V500 Factor de baja disipación personalizado MOS condensador 50pF 50V Tan mínimo δ Bajo potencia de RF

ElEl número de unidades de producción será el siguiente: HACC500S50V500es un condensador MOS de una sola capa de 50 pF 50 V totalmente personalizable conFactor de disipación bajo líder en la industria (tan δ < 0,001 a 1 GHz)verificado bajo excitación de potencia de RF completa hasta+40 dBm (10 W) de onda continuaCon un diseño de metal totalmente configurable, incluyendo espesor de oro selectivo, electrodos multi-pad con patrón, UBM de flip-chip,Este dispositivo permite una integración perfecta en flujos de embalaje especializados, incluido el flip-chip.Construido en una plataforma totalmente configurable, este dispositivo está adaptado a su capacidad (5 pF ¥1,000 pF), voltaje (6,3 V ¥100 V), geometría del chip,y los requisitos de metalización con un rápido proceso de creación de prototipos.

Factor mínimo de disipación (tan δ) bajo potencia RF

En los circuitos RF de alta potencia, las redes de correspondencia de salida del transmisor, las unidades de sintonía de antenas,y el desacoplamiento del desvío del amplificador de potencia, el factor de disipación del condensador convierte directamente una fracción de la potencia de RF en calorA una onda continua de +40 dBm (10 W), incluso un bronceado modesto δ de 0,005 (0,5%) genera 50 mW de calentamiento localizado dentro del condensador.El HACC500S50V500 elimina estos compromisos de manejo de la energía a través de un sistema de materiales con pérdidas básicamente bajas:

1. SiO&sub2; Dielectrico El dieléctrico de dióxido de silicio cultivado térmicamente a 300 nm tiene un factor de disipación inferior a0.001 (0,1%) a una frecuencia de 1 GHz∆ un orden de magnitud inferior al tan δ del 0,5% del 2% típico de las cerámicas de clase II X7R a la misma frecuencia.9 eV) y el enlace puramente covalente no dejan especies iónicas polarizables o dominios ferroeléctricos para disipar la energía de RF a través de la relajación dieléctricaEl resultado es una tangente de pérdida dieléctrica que permaneceinferior a 0,001 desde 100 MHz hasta 10 GHz, probados y verificados en cada lote de producción.

2Verificado bajo pérdida bajo la excitación de potencia de RF completa:tan δ en condensadores reales puede aumentar con el nivel de conducción de RF debido a la respuesta dieléctrica no lineal, el calentamiento del electrodo y la modulación de la conductividad del sustrato.El HACC500S50V500 se caracteriza bajo condiciones reales de potencia de RF: a 1 GHz conExcitación CW de +40 dBm (10 W), el factor de disipación se mantiene por debajo de 0.001. A 10 GHz con 1 W CW, el tan δ se mantiene por debajo de 0.003Esta característica de pérdida de energía estable se logra mediante un sustrato de silicio de zona flotante de alta resistividad (> 1.000 Ω · cm) que minimiza las pérdidas de corriente de remolino inducidas por el sustrato, combinado con un espesor de 2.Electrodo superior de oro de 5 μm para pérdidas ómicas mínimas de I2R a frecuencias de microondas.

3. Gestión térmica para una operación sostenida de alta potencia:El perfil ultra delgado de 0,15 mm y la metalización posterior de TiW-Pt-Au de alta conductividad proporcionan una resistencia térmica (θ_J.C.) a continuación15°C/Wcuando se fija con soldadura eutectica AuSn, lo que significa que una disipación de 10 mW produce un aumento de la temperatura de unión de menos de 0,15 °C. La constante de tiempo térmico es inferior a 1 μs,Asegurando que incluso bajo operación de RF pulsada (radar, TD-LTE) con altas relaciones de potencia pico a promedio, la temperatura del condensador sigue la potencia media, no la potencia pico de la envolvente.

Diseño metálico personalizado para envases especializados

Los condensadores de chips estándar imponen una metalización única para todos.plataforma de diseño de metal totalmente personalizable:

Configuraciones de electrodos superiores personalizadas:

• espesor de oro selectivo:Unidad de ensayo de la capa de adsorción de aluminio de la capa de adsorción de aluminio.El proceso de elevación fotolitográfica permite una variación espacial arbitraria en el grosor del oro a través de una sola matriz
• Diseño de patrones de múltiples paneles:La metalización superior se puede diseñar en múltiples almohadillas aisladas eléctricamente o conectadas en común, que permiten conexiones Kelvin (4 alambres), almohadillas de sesgo de RF y DC separadas,o canales de condensadores independientes dentro de una sola matrizLos tamaños, formas y posiciones de las almohadillas están definidos por el diseño de la máscara.
• Integración de UBM con el Flip-ChipLos electrodos superiores pueden ser acabados con metallización bajo colisión (TiW/Cu/Au o Ni/Au sin electro) compatible con la deposición de colisión de soldadura (SnAg, SnAgCu, AuSn).150-250 μm de ancho) permiten la conexión directa del chip al portador sin enlaces de alambre
• Metalización asimétrica superior/inferior:Pilas de metalización superior e inferior seleccionables independientemente: una cara para el UBM de flip-chip, la otra para los ensamblajes híbridos estándar TiW-Pt-Au conductores de matriz epoxi

Opciones de metalización de la parte posterior personalizadas:

• Las entidades de crédito deben tener en cuenta las siguientes características:3 ‰ 5 μm de soldadura eutéctica 80Au/20Sn pre-depositada en la parte trasera, que permite la fijación de la matriz eutética libre de flujo sin preformas de soldadura separadas
• En la parte trasera de los patrones para la puesta a tierra de varios puntos:Metalización posterior segmentada en múltiples almohadillas de tierra aisladas o conectadas en común, lo que permite retornos de tierra de RF y CC separados dentro del mismo dado
• La parte trasera de aluminio para tierra de alambre:Para los conjuntos en los que el método de conexión a tierra no es el método de fijación de la muela trasera, lo que permite la unión de cuñas de cables de tierra directamente a la cara posterior del condensador

Geometría de las matrices:Huellas no estándar de hasta 5,0 × 5,0 mm, relaciones de aspecto rectangulares de hasta 4:1 (por ejemplo, 0,25 × 1,00 mm) y geometrías irregulares (en forma de L, en forma de T, anular,Poligonal) fabricado a través de mapas de calles en trozos definidos por el cliente, lo que permite la integración del condensador en los diseños de circuitos híbridos existentes sin necesidad de rediseñar el diseño.

Principales especificaciones eléctricas

• Capacidad:50 pF ±10% (±5% opcional), medido a 1 MHz, 1,0 Vrms, 25°C
• Válvulas de corriente continua:50 V continuo
• Tensión de resistencia dieléctrica:> 125 V (250% nominal), duración de 5 segundos, 100% de producción probada
• Factor de disipación (tan δ) @ 1 GHz:< 0,001 (< 0,1%), mantenido a una potencia de RF de + 40 dBm
• tan δ @ 10 GHz:El valor de las emisiones003, verificado bajo una excitación de 1 W CW
• Control de energía de RF:Hasta +40 dBm (10 W) CW, operación con baja pérdida verificada
• Tipo dieléctrico:SiO&sub2; térmico, 300 nm (paraeléctrico de baja pérdida)
• Factor Q @ 1 MHz / @ 1 GHz:Se trata de los siguientes tipos:
• La velocidad de respuesta de la red de ESR @ 1 GHz:< 0,08 Ω
• ESL de chip intrínseco:< 0,05 nH
• Resistencia térmica (θ_J.C.):< 15°C/W (Aún en contacto eutético)
• Coeficiente de capacidad a temperatura (TCC):+35 ppm/°C (-55°C a +125°C)
• Rango de temperatura de funcionamiento:-55°C a +125°C
• Resistencia al aislamiento:≥104 MΩ @ Tensión nominal de corriente continua, 25°C
• Absorción dieléctrica:Se aplicará el método siguiente:
• Sensibilidad a la humedad:MSL 1 (Vida del suelo ilimitada por J-STD-020)
• Temperatura de almacenamiento:-65°C a +150°C
• Clasificación ESD:Clase 0 (HBM) según el JESD22-A114

Especificaciones físicas y de construcción

• Las dimensiones del chip:0.50 × 0,50 × 0,15 mm (± 25 μm estándar); geometrías personalizadas de hasta 5,0 × 5,0 mm
• Arquitectura de diseño:Se trata de los valores de los valores de las entidades de crédito de las que se trata en el artículo 67, apartado 1, del RRC.
• El substrato:Zona flotante Si, > 1.000 Ω·cm
• Metallización superior:TiW-Au, ≥ 2,5 μm Au; espesor personalizado de hasta 5,0 μm; diseños con patrones disponibles
• Metalización de la parte trasera:TiW-Pt-Au, ≥1,0 μm Au con barrera de difusión Pt; está disponible una pila personalizada
• Fuerza de tracción de la unión de alambre:> 6 gf para alambre Au de 25 μm (método MIL-STD-883 de 2011.7)
• El SRF de nivel de chip:> 2 GHz (sin alambre de unión, desincorporado)
• Sistema SRF (0,5 mm de alambre de unión):> 800 MHz (un solo cable Au de 25 μm)
• Tipo de montaje:Los productos de la partida 2 se clasifican en la categoría de los productos de la partida 2 del anexo II.
• Conformidad:Conforme a la Directiva RoHS (UE 2015/863), libre de halógenos según la CEI 61249-2-21, libre de REACH SVHC

Aplicaciones típicas

• Redes de correspondencia de salida de transmisores RF de alta potencia (hasta 10 W CW)
• Desacoplamiento del desagüe del amplificador de potencia GaN
• Condensadores de unidades de sintonización de antenas para estaciones base celulares
• Compatibilidad de generadores de plasma de RF industriales (bandas ISM de 13,56 / 27,12 MHz)
• Los módulos de dispositivos pasivos integrados con chips de retroceso (IPD)
• Módulos multicircuito con requisitos de interconexión personalizados
• Envases en matriz incorporados con necesidades de metalización no estándar

Plataforma de personalización Diseño a su especificación

El HACC500S50V500 está basado en unplataforma de condensadores MOS totalmente configurable. Envíe sus requisitos de diseño de metal en formato GDSII o DXF para evaluación de viabilidad en el plazo2 días hábiles:

• Capacidad:5 pF a 1.000 pF; tolerancia disponible de ± 5% o más
• Válvulas de carga6.3 V de corriente continua a 100 V de corriente continua
• Metallización superior:espesor de Au selectivo de hasta 5,0 μm; multi-pad con patrón; UBM de flip-chip (TiW/Cu/Au o Ni/Au sin electro); opciones al-metalizadas
• Metalización de la parte trasera:Solo en Au; pre-deposición AuSn/AuGe/AuSi; parte trasera con patrón para la puesta a tierra de varios puntos; Al parte trasera para la unión de cuñas
• Configuración de la trampa del Flip Chip:Unidad de control de las emisiones de gases de efecto invernadero
• Las dimensiones del chip:0.25 × 0,25 mm a 5,0 × 5,0 mm; rectangular hasta una relación de aspecto de 4:1; geometrías irregulares (en forma de L, anular, poligonal)
• Opciones dieléctricas:SiO&sub2; de espesor personalizado 50 ‰ 5000 Å; SiN o Al&sub2;O&sub3; de alta K para requisitos de mayor densidad
• Tiempo de entrega del prototipo:3 ∼4 semanas estándar; 1 ∼2 semanas aceleradas para los valores de capacidad estándar