HACC500S50V500 कस्टम कम फैलाव कारक एमओएस संधारित्र 50pF 50V न्यूनतम टैन δ आरएफ पावर के तहत

दHACC500S50V500एक पूरी तरह से अनुकूलन योग्य 50 पीएफ 50 वी एकल परत एमओएस कैपेसिटर है जिसमेंउद्योग में अग्रणी कम अपव्यय कारक (tan δ < 0.001 1 GHz पर)पूर्ण आरएफ शक्ति उत्तेजना के तहत सत्यापित+40 dBm (10 W) निरंतर तरंग. एक पूरी तरह से विन्यस्त धातु लेआउट के साथ, चयनित सोने की मोटाई सहित, पैटर्न वाले मल्टी-पैड इलेक्ट्रोड, फ्लिप-चिप यूबीएम,यह उपकरण फ्लिप-चिप सहित विशेष पैकेजिंग प्रवाहों में निर्बाध एकीकरण की अनुमति देता है।, एम्बेडेड मर, और चिप-ऑन-बोर्ड असेंबली. एक पूरी तरह से विन्यास योग्य मंच पर बनाया गया, इस डिवाइस अपने क्षमता (5 पीएफ ₹1,000 पीएफ), वोल्टेज (6.3 वी ₹100 वी), चिप ज्यामिति,और तेजी से प्रोटोटाइपिंग टर्नअराउंड के साथ धातुकरण आवश्यकताओं.

आरएफ पावर के तहत न्यूनतम विसर्जन कारक (tan δ)

उच्च शक्ति वाले आरएफ सर्किटों में ट्रांसमीटर आउटपुट मिलान नेटवर्क, एंटीना ट्यूनिंग यूनिट,और पावर एम्पलीफायर ड्रेन पूर्वाग्रह decoupling √condensator के अपव्यय कारक सीधे गर्मी में आरएफ शक्ति का एक अंश परिवर्तित+40 dBm (10 W) निरंतर तरंग पर, 0.005 (0.5%) का एक मामूली टैन δ भी संधारित्र मर के भीतर 50 mW स्थानीय ताप उत्पन्न करता है।HACC500S50V500 एक मूल रूप से कम नुकसान सामग्री प्रणाली के माध्यम से इन शक्ति हैंडलिंग समझौता समाप्त:

1. SiO&sub2; डाईलेक्ट्रिक ️ आंतरिक रूप से कम टैन δ:300 एनएम थर्मल रूप से विकसित सिलिकॉन डाइऑक्साइड डाईलेक्ट्रिक का अपव्यय कारक नीचे है0.001 (0.1%) 1 GHz परसमान आवृत्ति पर कक्षा II X7R सिरेमिक्स के लिए विशिष्ट 0.5~2% टैन δ से एक परिमाण क्रम कम। SiO&sub2 का व्यापक बैंडगैप (8.9 eV) और विशुद्ध रूप से सहसंयोजक बंधन किसी भी ध्रुवीकृत आयनिक प्रजातियों या फेरोइलेक्ट्रिक डोमेन को डाईलेक्ट्रिक विश्राम के माध्यम से आरएफ ऊर्जा को भंग करने के लिए नहीं छोड़ते हैं. परिणाम एक dielectric हानि स्पर्श है कि बनी हुई है100 मेगाहर्ट्ज से 10 गीगाहर्ट्ज तक 0.001 से कम, परीक्षण और प्रत्येक उत्पादन बैच पर सत्यापित।

2. पूर्ण आरएफ पावर उत्तेजना के तहत सत्यापित कम हानिःवास्तविक संधारित्रों में tan δ गैर-रैखिक डायलेक्ट्रिक प्रतिक्रिया, इलेक्ट्रोड हीटिंग और सब्सट्रेट चालकता मॉड्यूलेशन के कारण आरएफ ड्राइव स्तर के साथ बढ़ सकता है।HACC500S50V500 वास्तविक आरएफ शक्ति की स्थिति में विशेषता है: 1 GHz परCW उत्तेजना +40 dBm (10 W), विसर्जन कारक 0 से नीचे रहता है।00110 गीगाहर्ट्ज पर 1 वाट सीडब्ल्यू पर, टैन δ 0 से नीचे रहता है।003यह शक्ति-स्थिर हानि विशेषता उच्च प्रतिरोधकता फ्लोट-जोन सिलिकॉन सब्सट्रेट (> 1,000 ओएम · सेमी) के माध्यम से प्राप्त की जाती है, जो सब्सट्रेट-प्रेरित वर्दी धारा के नुकसान को कम करती है, जो मोटी 2 के साथ संयुक्त है।माइक्रोवेव आवृत्तियों पर न्यूनतम I2R ओमिक नुकसान के लिए 5 μm सोने का शीर्ष इलेक्ट्रोड.

3निरंतर उच्च शक्ति संचालन के लिए थर्मल प्रबंधनः0.15 मिमी अल्ट्रा पतली प्रोफाइल और उच्च चालकता TiW-Pt-Au धातुकरण एक थर्मल प्रतिरोध प्रदान करते हैं (θ_जेसी) नीचे15°C/Wजब AuSn eutectic solder के साथ जुड़ा होता है तो 10 mW के फैलाव से जंक्शन तापमान में 0.15°C से कम की वृद्धि होती है। थर्मल टाइम कॉन्स्टेंट 1 μs से कम होता है।यह सुनिश्चित करता है कि यहां तक कि पल्स आरएफ ऑपरेशन (रडार, टीडी-एलटीई) उच्च पीक-से-औसत शक्ति अनुपात के साथ, संधारित्र तापमान औसत शक्ति का पालन करता है, पीक लिफाफा शक्ति का नहीं।

विशेष पैकेजिंग के लिए कस्टम धातु लेआउट

मानक चिप कैपेसिटर एक आकार-फिट-सभी धातुकरण को लागू करते हैं।पूरी तरह से अनुकूलन योग्य धातु लेआउट मंच:

कस्टम शीर्ष इलेक्ट्रोड कॉन्फ़िगरेशनः

• चुनिंदा सोने की मोटाई:मानक 2.5 μm Au के साथ विकल्पों के लिए मोटी क्षेत्रों के लिए 5.0 μm तक बंधन पैड स्थानों पर भारी तार या रिबन बंधन के लिए.फोटोलिथोग्राफिक लिफ्ट-ऑफ प्रक्रिया एक ही मर में स्वैच्छिक स्थानिक भिन्नता में सोने की मोटाई को सक्षम करती है
• पैटर्न वाले मल्टी-पैड लेआउटःशीर्ष धातुकरण को कई विद्युत-पृथक या सामान्य रूप से जुड़े पैड में ढाला जा सकता है जो केल्विन (4-वायर) कनेक्शन, अलग आरएफ और डीसी पूर्वाग्रह पैड,या एक एकल मर में स्वतंत्र संधारित्र चैनलों. पैड के आकार, आकार और स्थिति आपके मास्क डिजाइन द्वारा परिभाषित हैं
• फ्लिप-चिप यूबीएम एकीकरणःशीर्ष इलेक्ट्रोड को लोडर बम्प जमाव (SnAg, SnAgCu, AuSn) के साथ संगत अंडर-बंप धातुकरण (TiW/Cu/Au या इलेक्ट्रोलेस Ni/Au) के साथ समाप्त किया जा सकता है।150-250 μm पिच) वायर बॉन्ड के बिना सीधे चिप-टू-कैरियर लगाव की अनुमति देता है
• असममित शीर्ष/नीचे धातुकरण:स्वतंत्र रूप से चयन करने योग्य शीर्ष और निचले धातुकरण ढेर ✓ एक चेहरा फ्लिप-चिप यूबीएम के लिए, दूसरा मानक टीआईडब्ल्यू-पीटी-ओयू संवाहक इपोक्सी डाई संलग्नक ✓ हाइब्रिड असेंबली सक्षम करने के लिए

कस्टम बैकसाइड धातुकरण विकल्पः

• AuSn पूर्व जमाः80Au/20Sn यूटेक्टिक सोल्डर का 3 ¢ 5 μm, जो अलग-अलग सोल्डर प्रीफॉर्म के बिना फ्लक्स-फ्री यूटेक्टिक डाई को संलग्न करने में सक्षम है
• मल्टी-पॉइंट ग्राउंडिंग के लिए पैटर्न बैकसाइडःएक ही मर में अलग आरएफ और डीसी ग्राउंड रिटर्न को सक्षम करने वाले कई अलग-अलग या सामान्य-संलग्न ग्राउंड पैड में विभाजित बैकसाइड धातुकरण
• तार-बंधन ग्राउंड के लिए एल्यूमीनियम बैकसाइडःविधानसभाओं के लिए जहां पीछे की ओर मरने के लिए जमीन कनेक्शन विधि नहीं है, जो ग्राउंड तारों को सीधे कैपेसिटर के पीछे के चेहरे पर बांधने की अनुमति देता है

कस्टम डाई ज्यामितिः5.0 × 5.0 मिमी तक के गैर मानक पदचिह्न, 4:1 तक के आयताकार आयाम अनुपात (जैसे, 0.25 × 1.00 मिमी), और अनियमित ज्यामिति (एल आकार, टी आकार, अंगूठी,बहुभुज) ग्राहक द्वारा परिभाषित डसिंग स्ट्रीट मैप के माध्यम से निर्मित, लेआउट रीडिजाइन के बिना मौजूदा हाइब्रिड सर्किट लेआउट में कैपेसिटर एकीकरण की अनुमति देता है।

मुख्य विद्युत विनिर्देश

• क्षमताः50 पीएफ ±10% (±5% वैकल्पिक), 1 मेगाहर्ट्ज, 1.0 Vrms, 25°C पर मापा गया
• नामित डीसी वोल्टेजः50 वी निरंतर
• डायलेक्ट्रिक प्रतिरोधक वोल्टेजः>125 वी (250% नामित), 5 सेकंड के लिए रहना, 100% उत्पादन परीक्षण
• फैलाव कारक (tan δ) @ 1 GHz:<0.001 (<0.1%), +40 डीबीएम आरएफ शक्ति पर बनाए रखा
• tan δ @ 10 GHz:<0.003, 1 W CW उत्तेजना के तहत सत्यापित
• आरएफ पावर हैंडलिंगः+40 डीबीएम (10 डब्ल्यू) सीडब्ल्यू तक, सत्यापित कम हानि संचालन
• डायलेक्ट्रिक प्रकार:थर्मल SiO&sub2;, 300 एनएम (कम हानि वाले पैराइलेक्ट्रिक)
• Q कारक @ 1 मेगाहर्ट्ज / @ 1 GHz:> 2,000 / > 300
• ईएसआर @ 1 गीगाहर्ट्ज:<0.08 Ω
• आंतरिक चिप ईएसएलः<0.05 एनएच
• थर्मल प्रतिरोध (θ_जेसी):<15°C/W (अउस्न यूटेक्टिक अटैच)
• तापमान संचायक (TCC):+35 ppm/°C (-55°C से +125°C)
• ऑपरेटिंग तापमान सीमाः-55°C से +125°C
• इन्सुलेशन प्रतिरोधः≥104 MΩ @ नामित वोल्टेज डीसी, 25°C
• डायलेक्ट्रिक अवशोषण:<0.1% @ 1 kHz
• नमी के प्रति संवेदनशीलताःएमएसएल 1 (जे-एसटीडी-020 के अनुसार असीमित मंजिल जीवन)
• भंडारण तापमानः-65°C से +150°C
• ईएसडी रेटिंगःकक्षा 0 (HBM) JESD22-A114 के अनुसार

भौतिक और निर्माण विनिर्देश

• चिप आयाम:0.50 × 0.50 × 0.15 मिमी (± 25 μm मानक); 5.0 × 5.0 मिमी तक कस्टम ज्यामिति
• डिजाइन वास्तुकलाःदोतरफा सीमा (मार्जिन)
• सब्सट्रेट:फ्लोट-ज़ोन Si, >1,000 Ω·cm
• शीर्ष धातुकरणःTiW-Au, ≥2.5 μm Au; 5.0 μm तक कस्टम मोटाई; पैटर्न वाले लेआउट उपलब्ध हैं
• बैकसाइड धातुकरणःTiW-Pt-Au, Pt प्रसार बाधा के साथ ≥1.0 μm Au; अनुकूलित स्टैक उपलब्ध है
• तार बंधन खींच शक्तिः> 6 gf 25 μm Au तार के लिए (MIL-STD-883 विधि 2011.7)
• चिप-स्तर SRF:>2 गीगाहर्ट्ज (बिना बंधन के तार, डि-इम्बेडेड)
• सिस्टम SRF (0.5 मिमी बंधन तार):> 800 मेगाहर्ट्ज (एकल 25 μm ऑय तार)
• माउंटिंग प्रकारःतार बंधन योग्य / फ्लिप-चिप / संवाहक इपोक्सी या AuSn यूटेक्टिक डाई अटैक
• अनुपालन:RoHS अनुरूप (EU 2015/863), IEC 61249-2-21 के अनुसार हेलोजन मुक्त, REACH SVHC मुक्त

विशिष्ट अनुप्रयोग

• उच्च शक्ति आरएफ ट्रांसमीटर आउटपुट मिलान नेटवर्क (10 W CW तक)
• GaN पावर एम्पलीफायर ड्रेन बायस डिकोप्लिंग
• सेल्युलर बेस स्टेशनों के लिए एंटीना ट्यूनिंग यूनिट कैपेसिटर
• औद्योगिक आरएफ प्लाज्मा जनरेटर मिलान (13.56 / 27.12 MHz ISM बैंड)
• फ्लिप-चिप एकीकृत निष्क्रिय उपकरण (आईपीडी) मॉड्यूल
• कस्टम इंटरकनेक्ट आवश्यकताओं के साथ मल्टी-चिप मॉड्यूल
• गैर मानक धातुकरण आवश्यकताओं के साथ एम्बेडेड डाई पैकेजिंग

अनुकूलन प्लेटफार्म आपके विनिर्देश के अनुसार डिजाइन

HACC500S50V500 एकपूरी तरह से विन्यास योग्य एमओएस संधारित्र मंच. अपने धातु लेआउट आवश्यकताओं को GDSII या DXF प्रारूप में व्यवहार्यता मूल्यांकन के लिए भीतर प्रस्तुत करें2 कार्यदिवस:

• क्षमताः5 pF से 1,000 pF; ± 5% या उससे अधिक की सहिष्णुता उपलब्ध है
• नामित वोल्टेजः6.3 वी डीसी से 100 वी डीसी
• शीर्ष धातुकरणः5.0 μm तक की चुनिंदा ऑय मोटाई; पैटर्न वाले मल्टी-पैड; फ्लिप-चिप यूबीएम (TiW/Cu/Au या इलेक्ट्रोलेस Ni/Au); अल-धातुकृत विकल्प
• बैकसाइड धातुकरणःकेवल Au-; AuSn/AuGe/AuSi प्री-डिपोजिशन; बहु-बिंदु ग्राउंडिंग के लिए पैटर्न वाला बैकसाइड; कंकड़ बंधन के लिए Al बैकसाइड
• फ्लिप-चिप बंप कॉन्फ़िगरेशनःSolder bumps 80~150 μm व्यास, 150~250 μm पिच; SnAg, SnAgCu, या AuSn
• चिप आयाम:0.25 × 0.25 मिमी से 5.0 × 5.0 मिमी तक; आयताकार से 4:1 तक का सापेक्ष; अनियमित ज्यामिति (एल आकार, अंगूठी, बहुभुज)
• डायलेक्ट्रिक विकल्पःकस्टम SiO&sub2; मोटाई 50 ₹5,000 Å; SiN या Al&sub2;O&sub3; उच्च घनत्व आवश्यकताओं के लिए उच्च-K
• प्रोटोटाइप का नेतृत्व समयःमानक क्षमता मानकों के लिए 3-4 सप्ताह मानक; त्वरित 1-2 सप्ताह