HACC500S50V500 Tính chỉnh yếu tố phân tán thấp MOS Capacitor 50pF 50V Tan tối thiểu δ Dưới nguồn RF Layout kim loại và hình học hoàn toàn tùy chỉnh

CácHACC500S50V500là một bộ tụ điện MOS một lớp 50 pF 50 V có thể tùy biến hoàn toànyếu tố tiêu hao thấp hàng đầu trong ngành (tan δ < 0,001 ở 1 GHz)được xác minh dưới sự kích thích công suất RF đầy đủ lên đến+40 dBm (10 W) sóng liên tụcVới một bố trí kim loại hoàn toàn cấu hình bao gồm độ dày vàng chọn lọc, mô hình điện cực đa-pad, UBM chip,và kim loại hóa trên / dưới không đối xứng Ứng dụng này cho phép tích hợp liền mạch vào các luồng đóng gói chuyên dụng bao gồm flip-chipĐược xây dựng trên một nền tảng có thể cấu hình đầy đủ, thiết bị này được thiết kế phù hợp với dung lượng của bạn (5 pF ¥1.000 pF), điện áp (6.3 V ¥100 V), hình học chip,và các yêu cầu kim loại hóa với sự chuyển đổi nhanh chóng của nguyên mẫu.

Nhân tố phân tán tối thiểu (tan δ) dưới điện RF

Trong các mạch RF công suất cao, các mạng kết hợp đầu ra máy phát, các đơn vị điều chỉnh ăng-ten,và khuếch đại công suất thoát thiên vị tách ối tụ của tụ điện tích trực tiếp chuyển đổi một phần của công suất RF thành nhiệtỞ sóng liên tục +40 dBm (10 W), ngay cả một tan δ khiêm tốn là 0,005 (0,5%) tạo ra 50 mW sưởi ấm tại chỗ trong die tụ điện.HACC500S50V500 loại bỏ những thỏa hiệp xử lý năng lượng thông qua một hệ thống vật liệu mất mát thấp về cơ bản:

1. SiO&sub2; Dielectric ∆ Đen thấp δ:Các 300 nm nhiệt phát triển silicon dioxide dielectric có một nhân tố tiêu tan dưới0.001 (0,1%) ở 1 GHz- một thứ tự lớn thấp hơn so với 0,5% 2% tan δ điển hình của lớp II X7R gốm tại cùng một tần số.9 eV) và liên kết hợp lực thuần túy không để lại các loài ion có thể phân cực hoặc các miền điện sắt để tiêu tan năng lượng RF thông qua thư giãn dielektrik. Kết quả là một tangent mất điện bao trùm vẫn còndưới 0,001 từ 100 MHz đến 10 GHz, được thử nghiệm và xác minh trên mọi lô sản xuất.

2. Kiểm tra mất mát thấp dưới sự kích thích năng lượng RF đầy đủ:tan δ trong tụ điện thực có thể tăng với mức ổ RF do phản ứng dielektrik phi tuyến tính, làm nóng điện cực và điều chế tính dẫn của chất nền.Các HACC500S50V500 được đặc trưng trong điều kiện thực tế RF năng lượng: ở 1 GHz với+40 dBm (10 W) CW kích thích, yếu tố tiêu tan vẫn dưới 0.001. Ở 10 GHz với 1 W CW, tan δ ở dưới 0.003Tính năng mất điện ổn định này được đạt được thông qua nền silicon vùng nổi kháng cao (> 1.000 Ω · cm) giảm thiểu tổn thất dòng xoáy do nền, kết hợp với độ dày 2.Điện cực đầu vàng 5 μm để giảm thiểu tổn thất ohm I2R ở tần số vi sóng.

3. Quản lý nhiệt cho hoạt động công suất cao bền vững:Các 0,15 mm siêu mỏng hồ sơ và chất dẫn cao phía sau TiW-Pt-Au kim loại hóa cung cấp một nhiệt kháng (θ_JC) dưới đây15°C/Wkhi được gắn với hàn eutectic AuSn, có nghĩa là một sự phân tán 10 mW tạo ra nhiệt độ ngã xuống dưới 0,15 °C. Hằng số thời gian nhiệt dưới 1 μs,đảm bảo rằng ngay cả trong hoạt động RF xung (radar, TD-LTE) với tỷ lệ công suất đỉnh cao so với mức công suất trung bình, nhiệt độ tụ theo công suất trung bình, chứ không phải công suất vỏ đỉnh.

Định dạng kim loại tùy chỉnh cho bao bì chuyên dụng

Các bộ tụ chip tiêu chuẩn áp dụng một loại kim loại hóa phù hợp với tất cả.nền tảng bố trí kim loại hoàn toàn tùy chỉnh:

Cấu hình điện cực trên tùy chỉnh:

• Độ dày vàng chọn lọc:Tiêu chuẩn 2,5 μm Au với tùy chọn cho các vùng dày lên đến 5,0 μm tại các vị trí đệm liên kết cho dây nặng hoặc liên kết ruy băng.Quá trình nâng cao photolithographic cho phép biến đổi không gian tùy ý về độ dày vàng trên một die
• Layout đa-Pad theo mô hình:Metallization trên có thể được mô hình thành nhiều pad điện cách ly hoặc kết nối chung – cho phép kết nối Kelvin (4 dây), pad RF và DC riêng biệt,hoặc các kênh tụ điện độc lập trong một die duy nhất. kích thước Pad, hình dạng, và vị trí được xác định bởi thiết kế mặt nạ của bạn
• Tích hợp UBM Flip-Chip:Điện cực trên có thể được hoàn thành bằng kim loại hóa Under-Bump (TiW / Cu / Au hoặc Ni / Au không điện) tương thích với sự lắng đọng nếp nhăn hàn (SnAg, SnAgCu, AuSn).150 ~ 250 μm pitch) cho phép gắn trực tiếp chip-to-carrier mà không có dây liên kết
• Thiết bị kim loại hóa không đối xứng trên/dưới:Đồ kim loại hóa trên và dưới có thể lựa chọn độc lập một mặt cho UBM flip-chip, mặt khác cho TiW-Pt-Au tiêu chuẩn kết nối epoxy dẫn điện cho phép các tập hợp lai

Tùy chọn kim loại hóa mặt sau tùy chỉnh:

• AuSn Đặt tiền trước:3 ¢ 5 μm của hàn eutectic 80Au / 20Sn được đặt trước ở mặt sau, cho phép gắn die eutectic không có luồng mà không cần tiền đúc hàn riêng biệt
• Bên sau mô hình cho kết nối nhiều điểm:Metallization phía sau được phân đoạn thành nhiều bộ đệm đất bị cô lập hoặc được kết nối chung, cho phép RF và DC trở lại đất riêng biệt trong cùng một die
• Mặt sau nhôm cho dây liên kết đất:Đối với các tập hợp mà phía sau chết gắn không phải là phương pháp kết nối mặt đất, cho phép kết nối mèo của dây đất trực tiếp với mặt sau của tụ

Định dạng hình học:Dấu chân phi tiêu chuẩn lên đến 5,0 × 5,0 mm, tỷ lệ góc hình chữ nhật lên đến 4:1 (ví dụ: 0,25 × 1,00 mm) và hình học bất thường (hình L, hình T, hình vòng,đa giác) được chế tạo thông qua các bản đồ đường phố được xác định bởi khách hàng, cho phép tích hợp tụ điện vào bố trí mạch lai hiện có mà không cần thiết kế lại bố trí.

Các thông số kỹ thuật điện chính

• Khả năng:50 pF ± 10% (± 5% tùy chọn), đo ở 1 MHz, 1,0 Vrms, 25°C
• Điện áp DC định số:50 V liên tục
• Điện áp chống điện:> 125 V (250% định lượng), 5 giây, 100% sản xuất được thử nghiệm
• Nhân tố phân tán (tan δ) @ 1 GHz:< 0,001 (< 0,1%), duy trì đến + 40 dBm RF power
• tan δ @ 10 GHz:<0.003, được xác minh dưới kích thích 1 W CW
• RF Power Handling:Lên đến +40 dBm (10 W) CW, hoạt động giảm mất mát đã được xác minh
• Loại điện đệm:SiO&sub2; nhiệt, 300 nm (chất lượng điện hạ thấp)
• Q Factor @ 1 MHz / @ 1 GHz:> 2000 / > 300
• ESR @ 1 GHz:< 0,08 Ω
• Chip ESL nội tại:< 0,05 nH
• Kháng nhiệt (θ)_JC):< 15°C/W (AuSn liên kết eutectic)
• Tỷ lệ nhiệt độ của điện dung (TCC):+35 ppm/°C (-55°C đến +125°C)
• Phạm vi nhiệt độ hoạt động:-55°C đến +125°C
• Kháng cách nhiệt:≥104 MΩ @ Điện áp định số DC, 25°C
• Chất hấp thụ dielectric:< 0,1% @ 1 kHz
• Nhạy cảm với độ ẩm:MSL 1 (Thời gian sử dụng sàn không giới hạn cho J-STD-020)
• Nhiệt độ lưu trữ:-65°C đến +150°C
• Xếp hạng ESD:Lớp 0 (HBM) theo JESD22-A114

Thông số kỹ thuật vật lý và xây dựng

• Kích thước chip:0.50 × 0,50 × 0,15 mm (± 25 μm tiêu chuẩn); hình học tùy chỉnh lên đến 5,0 × 5,0 mm
• Kiến trúc thiết kế:Các loại hình giao dịch khác
• Chất nền:Vùng nổi Si, > 1.000 Ω·cm
• Băng kim loại:TiW-Au, ≥ 2,5 μm Au; độ dày tùy chỉnh lên đến 5,0 μm; bố cục mô hình có sẵn
• Hỗn hợp kim loại phía sau:TiW-Pt-Au, ≥1,0 μm Au với rào cản khuếch tán Pt; có sẵn đống tùy chỉnh
• Sức kéo dây liên kết:> 6 gf cho dây Au 25 μm (Phương pháp MIL-STD-883 2011.7)
• SRF cấp chip:> 2 GHz (không có dây liên kết, không được nhúng)
• Hệ thống SRF (0,5 mm dây liên kết):> 800 MHz (một dây Au 25 μm)
• Loại lắp đặt:Sợi liên kết / Flip-Chip / Epoxy dẫn điện hoặc AuSn Eutectic Die Attach
• Tuân thủ:Phù hợp với RoHS (EU 2015/863), không chứa halogen theo IEC 61249-2-21, REACH SVHC Free

Các ứng dụng điển hình

• Mạng khớp đầu ra máy phát RF công suất cao (tối đa 10 W CW)
• Phân tách thiên vị thoát nước của bộ khuếch đại điện GaN
• Máy gia cố đơn vị điều chỉnh ăng-ten cho trạm cơ sở di động
• Khớp nối máy phát plasma RF công nghiệp (band ISM 13,56 / 27,12 MHz)
• Các mô-đun thiết bị thụ động tích hợp (IPD) Flip-chip
• Các mô-đun đa chip với các yêu cầu kết nối riêng
• Bao bì đục đục nhúng với nhu cầu kim loại hóa không chuẩn

Nền tảng tùy chỉnh Thiết kế theo thông số kỹ thuật của bạn

HACC500S50V500 được xây dựng trên mộtnền tảng tụy MOS có thể cấu hình đầy đủ. Gửi yêu cầu bố trí kim loại của bạn trong định dạng GDSII hoặc DXF để đánh giá khả thi trong2 ngày làm việc:

• Khả năng:5 pF đến 1.000 pF; ± 5% hoặc độ khoan dung chặt chẽ hơn có sẵn
• Điện áp định số:6.3 V DC đến 100 V DC
• Băng kim loại:Độ dày Au chọn lọc lên đến 5,0 μm; nhiều tấm mô hình; UBM flip-chip (TiW / Cu / Au hoặc Ni / Au không điện); Các tùy chọn kim loại hóa
• Hỗn hợp kim loại phía sau:Chỉ Au-only; AuSn/AuGe/AuSi pre-deposition; mặt sau có hình mẫu để nối đất nhiều điểm; Al mặt sau để gắn bó nêm
• Flip-Chip Bump cấu hình:Các nếp nhăn hàn đường kính 80-150 μm, độ cao 150-250 μm; SnAg, SnAgCu, hoặc AuSn
• Kích thước chip:0.25 × 0,25 mm đến 5,0 × 5,0 mm; hình chữ nhật đến tỷ lệ khung hình 4: 1; hình học bất thường (hình L, hình vòng, đa giác)
• Các tùy chọn điện đệm:SiO&sub2; tùy chỉnh, độ dày 50 ‰ 5.000 Å; SiN hoặc Al&sub2;O&sub3; K cao cho các yêu cầu mật độ cao hơn
• Thời gian dẫn đầu mẫu thử:Tiêu chuẩn 3-4 tuần; tăng tốc 1-2 tuần cho các giá trị công suất tiêu chuẩn