HACC500S50V500 Capacitor MOS de Baixa Fator de Dissipação Personalizado 50pF 50V Tan δ Mínimo Sob Potência de RF — Layout e Geometria de Metal Totalmente Personalizáveis

O HACC500S50V500 é um capacitor MOS de camada única totalmente personalizável de 50 pF e 50 V, apresentando fator de dissipação baixo líder na indústria (tan δ < 0,001 a 1 GHz) verificado sob excitação de potência total de RF de até +40 dBm (10 W) onda contínua. Com um layout de metal totalmente configurável—incluindo espessura seletiva de ouro, eletrodos multipad padronizados, UBM flip-chip e metalização assimétrica superior/inferior—este dispositivo permite integração perfeita em fluxos de encapsulamento especializados, incluindo montagens flip-chip, die embarcado e chip-on-board. Construído em uma plataforma totalmente configurável, este dispositivo é adaptado às suas necessidades de capacitância (5 pF a 1.000 pF), tensão (6,3 V a 100 V), geometria do chip e metalização, com rápido tempo de prototipagem.

Fator de Dissipação Mínimo (tan δ) Sob Potência de RF

Em circuitos de RF de alta potência—redes de casamento de saída de transmissor, unidades de sintonia de antena e desacoplamento de polarização de dreno de amplificador de potência—o fator de dissipação do capacitor converte diretamente uma fração da potência de RF em calor. A +40 dBm (10 W) de onda contínua, mesmo um tan δ modesto de 0,005 (0,5%) gera 50 mW de aquecimento localizado dentro do die do capacitor. O HACC500S50V500 elimina essas concessões de manuseio de potência por meio de um sistema de materiais fundamentalmente de baixa perda:

1. Dieletrico de SiO&sub2; — Tan δ Intrinsicamente Baixo: O dielétrico de dióxido de silício de 300 nm crescido termicamente tem um fator de dissipação abaixo de 0,001 (0,1%) a 1 GHz—uma ordem de magnitude menor que o tan δ de 0,5 a 2% típico de cerâmicas X7R Classe II na mesma frequência. A ampla banda proibida (8,9 eV) e a ligação puramente covalente do SiO&sub2; não deixam espécies iônicas polarizáveis ou domínios ferroelétricos para dissipar energia de RF por relaxamento dielétrico. O resultado é uma tangente de perda dielétrica que permanece abaixo de 0,001 de 100 MHz a 10 GHz, testada e verificada em cada lote de produção.

2. Baixa Perda Verificada Sob Excitação de Potência Total de RF: O tan δ em capacitores reais pode aumentar com o nível de excitação de RF devido à resposta dielétrica não linear, aquecimento do eletrodo e modulação da condutividade do substrato. O HACC500S50V500 é caracterizado sob condições reais de potência de RF: a 1 GHz com excitação CW de +40 dBm (10 W), o fator de dissipação permanece abaixo de 0,001. A 10 GHz com 1 W CW, o tan δ permanece abaixo de 0,003. Essa característica de perda estável em potência é alcançada por meio de um substrato de silício float-zone de alta resistividade (>1.000 Ω·cm) minimizando perdas de corrente de Foucault induzidas pelo substrato, combinado com um eletrodo superior de ouro espesso de 2,5 μm para perdas ôhmicas I²R mínimas em frequências de micro-ondas.

3. Gerenciamento Térmico para Operação Sustentada de Alta Potência: O perfil ultrafino de 0,15 mm e a metalização de TiW-Pt-Au de alta condutividade na parte traseira fornecem uma resistência térmica (θ_JC) abaixo de 15°C/W quando acoplado com solda eutética AuSn—significando que uma dissipação de 10 mW produz menos de 0,15°C de aumento de temperatura da junção. A constante de tempo térmica é inferior a 1 μs, garantindo que mesmo sob operação de RF pulsada (radar, TD-LTE) com altas relações pico-a-média de potência, a temperatura do capacitor siga a potência média, não a potência do envelope de pico.

Layout de Metal Personalizado para Encapsulamento Especializado

Capacitores de chip padrão impõem uma metalização única para todos. O HACC500S50V500 se liberta dessas restrições por meio de uma plataforma de layout de metal totalmente personalizável:

Configurações Personalizadas de Eletrodo Superior:

• Espessura Seletiva de Ouro: Au padrão de 2,5 μm com opções de regiões espessadas de até 5,0 μm nas localizações dos pads de conexão para soldagem de fio pesado ou fita. O processo de lift-off fotolitográfico permite variação espacial arbitrária na espessura do ouro em um único die
• Layouts Multipad Padronizados: A metalização superior pode ser padronizada em múltiplos pads eletricamente isolados ou conectados em comum—permitindo conexões Kelvin (4 fios), pads de polarização de RF e DC separados, ou canais de capacitor independentes dentro de um único die. Os tamanhos, formas e posições dos pads são definidos pelo seu projeto de máscara
• Integração UBM Flip-Chip: O eletrodo superior pode ser finalizado com Metalização Sub-Bump (TiW/Cu/Au ou Ni/Au sem chumbo) compatível com deposição de bump de solda (SnAg, SnAgCu, AuSn). Arrays de bump de solda (diâmetro de 80 a 150 μm, passo de 150 a 250 μm) permitem acoplamento direto chip-a-carrier sem fios de ligação
• Metalização Assimétrica Superior/Inferior: Pilhas de metalização superior e inferior selecionáveis independentemente—uma face para UBM flip-chip, a outra para acoplamento de die condutivo padrão TiW-Pt-Au—permitindo montagens híbridas

Opções Personalizadas de Metalização Traseira:

• Pré-Deposição de AuSn: 3 a 5 μm de solda eutética 80Au/20Sn pré-depositada na parte traseira, permitindo acoplamento de die eutético sem fluxo e sem preformas de solda separadas
• Traseira Padronizada para Aterramento Multiponto: Metalização traseira segmentada em múltiplos pads de aterramento isolados ou conectados em comum, permitindo retornos de aterramento de RF e DC separados dentro do mesmo die
• Traseira de Alumínio para Aterramento por Fio de Ligação: Para montagens onde o acoplamento de die traseiro não é o método de conexão de aterramento, permitindo a ligação de fios de aterramento diretamente na face traseira do capacitor

Geometria de Die Personalizada: Pegadas não padrão de até 5,0 x 5,0 mm, proporções retangulares de até 4:1 (por exemplo, 0,25 x 1,00 mm) e geometrias irregulares (formato L, formato T, anular, poligonal) fabricadas por meio de mapas de rua de corte definidos pelo cliente, permitindo a integração do capacitor em layouts de circuito híbrido existentes sem redesenho do layout.

Principais Especificações Elétricas

• Capacitância: 50 pF ±10% (±5% opcional), medido a 1 MHz, 1,0 Vrms, 25°C
• Tensão DC Nominal: 50 V contínuo
• Tensão de Suporte Dielétrico: >125 V (250% nominal), 5 seg de permanência, 100% testado na produção
• Fator de Dissipação (tan δ) @ 1 GHz: <0,001 (<0,1%), mantido até +40 dBm de potência de RF
• tan δ @ 10 GHz: <0,003, verificado sob excitação CW de 1 W
• Manuseio de Potência de RF: Até +40 dBm (10 W) CW, operação de baixa perda verificada
• Tipo de Dielétrico: SiO&sub2; Térmico, 300 nm (paraelétrico de baixa perda)
• Fator Q @ 1 MHz / @ 1 GHz: >2.000 / >300
• ESR @ 1 GHz: <0,08 Ω
• ESL Intrínseca do Chip: <0,05 nH
• Resistência Térmica (θ_JC): <15°C/W (acoplamento eutético AuSn)
• Coeficiente de Temperatura da Capacitância (TCC): +35 ppm/°C (-55°C a +125°C)
• Faixa de Temperatura de Operação: -55°C a +125°C
• Resistência de Isolamento: ≥10⁴ MΩ @ Tensão Nominal DC, 25°C
• Absorção Dielétrica: <0,1% @ 1 kHz
• Sensibilidade à Umidade: MSL 1 (Vida útil ilimitada no piso por J-STD-020)
• Temperatura de Armazenamento: -65°C a +150°C
• Classificação ESD: Classe 0 (HBM) por JESD22-A114

Especificações Físicas e de Construção

• Dimensões do Chip: 0,50 x 0,50 x 0,15 mm (±25 μm padrão); geometrias personalizadas de até 5,0 x 5,0 mm
• Arquitetura de Design: Borda Dupla Face (Margem)
• Substrato: Si Float-Zone, >1.000 Ω·cm
• Metalização Superior: TiW-Au, ≥2,5 μm Au; espessura personalizada até 5,0 μm; layouts padronizados disponíveis
• Metalização Traseira: TiW-Pt-Au, ≥1,0 μm Au com barreira de difusão de Pt; pilha personalizada disponível
• Força de Tração do Fio de Ligação: >6 gf para fio de Au de 25 μm (MIL-STD-883 Método 2011.7)
• SRF em Nível de Chip: >2 GHz (sem fio de ligação, des-envolvido)
• SRF do Sistema (fio de ligação de 0,5 mm): >800 MHz (fio único de Au de 25 μm)
• Tipo de Montagem: Soldável por Fio / Flip-Chip / Epóxi Condutivo ou Acoplamento de Die Eutético AuSn
• Conformidade: Em conformidade com RoHS (EU 2015/863), Livre de Halogênio por IEC 61249-2-21, Livre de SVHC REACH

Aplicações Típicas

• Redes de casamento de saída de transmissor de alta potência de RF (até 10 W CW)
• Desacoplamento de polarização de dreno de amplificador de potência GaN
• Capacitores de unidade de sintonia de antena para estações base celulares
• Casamento de gerador de plasma RF industrial (bandas ISM de 13,56 / 27,12 MHz)
• Módulos de dispositivo passivo integrado (IPD) flip-chip
• Módulos multichip com requisitos de interconexão personalizados
• Embalagem de die embarcado com necessidades de metalização não padrão

Plataforma de Personalização — Projeto de Acordo com Sua Especificação

O HACC500S50V500 é construído em uma plataforma de capacitor MOS totalmente configurável. Envie seus requisitos de layout de metal em formato GDSII ou DXF para avaliação de viabilidade em 2 dias úteis:

• Capacitância: 5 pF a 1.000 pF; tolerância de ±5% ou mais rigorosa disponível
• Tensão Nominal: 6,3 V DC a 100 V DC
• Metalização Superior: Espessura de Au seletiva até 5,0 μm; multipad padronizado; UBM flip-chip (TiW/Cu/Au ou Ni/Au sem chumbo); opções de metalização em Al
• Metalização Traseira: Apenas Au; pré-deposição de AuSn/AuGe/AuSi; traseira padronizada para aterramento multiponto; traseira de Al para ligação em cunha
• Configuração de Bump Flip-Chip: Bumps de solda de 80 a 150 μm de diâmetro, 150 a 250 μm de passo; SnAg, SnAgCu ou AuSn
• Dimensões do Chip: 0,25 x 0,25 mm a 5,0 x 5,0 mm; retangular até proporção de 4:1; geometrias irregulares (formato L, anular, poligonal)
• Opções de Dielétrico: Espessura de SiO&sub2; personalizada de 50 a 5.000 Å; SiN ou Al&sub2;O&sub3; high-K para requisitos de maior densidade
• Tempo de Protótipo: 3 a 4 semanas padrão; expedido em 1 a 2 semanas para valores de capacitância padrão