Capacitores MOS de Alta Condutividade Térmica com Folha Traseira AuSn de 20V, Capacitor de Alta Densidade, RF de Camada Única, Chip de Potência

Capacitor MOS com Revestimento Traseiro AuSn HACC101S20V101 100pF 20V de Alta Condutividade Térmica de Camada Única para RF de Potência

Capacitor MOS com Engenharia Térmica HACC101S20V101: 100pF 20V com Revestimento Traseiro AuSn para Aplicações de RF de Potência

O HACC101S20V101 é um capacitor MOS de camada única de 100pF ±10% classificado em 20V DC, fabricado em silício float-zone (>1000Ω·cm) com dielétrico de SiO₂ térmico de 300nm.1. Física da Resistência Térmica em Conjuntos de Capacitores de Chip

Compreender a resistência térmica junção-a-portador (θJC) em um capacitor de chip requer a análise das resistências térmicas em série do local de geração de calor ao dissipador de calor. O θJC total tem três componentes principais:

Resistência de espalhamento no substrato de silício (Rspread):Metalização traseira e resistência de interface (Rinterface):Resistência da linha de fixação do die (Rattach):

• Este é o termo mais variável e depende fortemente da escolha do material. Para uma linha de fixação de 5µm de espessura: eutético AuSn (57 W/m·K) resulta em ~0,35 K/W; epóxi condutor de prata (5 W/m·K típico) resulta em ~4 K/W; solda padrão PbSn (50 W/m·K) resulta em ~0,4 K/W, mas não é compatível com RoHS. A opção de pré-deposição AuSn garante uma linha de fixação controlada, fina e sem vazios que minimiza este termo._{O θJC total medido para um chip de 0,50mm com fixação AuSn a um suporte CuMo é inferior a 30 K/W, consistente com a soma dessas três contribuições mais uma pequena margem para incerteza de medição e vazios na linha de fixação.}Janela de processo de reflow:A capacidade de manuseio de potência RF não é um número único — depende da frequência, ciclo de trabalho, temperatura ambiente e vida útil aceitável. O HACC101S20V101 é caracterizado para suportar derating informado: A classificação contínua de 20V DC fornece uma margem de 5:1 para a força dielétrica de ruptura de >100V. Para aplicações de RF, a tensão de pico (Vpeak = VDC_bias + VRF_amplitude) não deve exceder a classificação de 20V. Em um sistema de 50Ω sem polarização DC, isso corresponde a 4W de potência RF CW (Vpeak = √(2PR) = √(2*4*50) = 20V). Para sinais modulados com uma relação pico-a-média de 8-10dB (típico para 5G OFDM), a potência média na mesma tensão de pico limite pode ser 6-10* menor, ou aproximadamente 0,4-0,7W em média. O ESR a 1GHz é tipicamente inferior a 0,1Ω. A 0,5A RMS (12,5W em 50Ω), o aquecimento I²R é de 25mW. Com θJC < 30 K/W, isso produz um aumento de temperatura da junção inferior a 0,75°C acima do suporte — desprezível para a maioria das aplicações. Corrente contínua de até 1,0A RMS (dissipação de 50mW, ~1,5°C de aumento) está bem dentro da área de operação segura. A temperatura máxima da junção é de 125°C. A uma temperatura do suporte de 85°C (típico para paletes de amplificadores de potência de estação base), o aumento de temperatura permitido é de 40°C, correspondendo a uma dissipação de potência máxima de 1,3W (θJC * ΔT = 30 * 40 = 1,2W, com arredondamento conservador). Isso está muito acima da dissipação típica em qualquer aplicação prática de bypass ou bloqueio DC.
• Confiabilidade de ciclos de potência: _{Ciclos térmicos repetidos de dissipação de potência podem induzir fadiga na linha de fixação do die. Juntas eutéticas AuSn testadas sob 100.000 ciclos de potência (ΔTJ = 40°C, período de 30 segundos) mostraram um aumento inferior a 10% em θJC, indicando degradação mínima da linha de fixação. A liga dúctil AuSn acomoda a tensão cíclica através de relaxamento por fluência sem coalescência de vazios ou delaminação.}Janela de processo de reflow:O sistema eutético 80Au/20Sn (ponto de fusão 280°C) é amplamente utilizado em montagem híbrida de alta confiabilidade. Compreender sua metalurgia ajuda a otimizar o processo de montagem:^{Composição de fase:} A microestrutura eutética consiste em uma mistura lamelar fina dos compostos intermetálicos Au₅Sn (fase ζ) e AuSn (fase δ). Ambas as fases são termodinamicamente estáveis e não sofrem um espessamento microestrutural significativo durante a operação prolongada em alta temperatura. A fase Au₅Sn fornece resistência mecânica, enquanto a fase AuSn contribui com ductilidade.
• Controle de qualidade da pré-deposição: _{A camada AuSn de 3-5µm na parte traseira do chip é depositada por evaporação térmica com uniformidade de espessura de ±10% em uma bolacha. A composição é verificada por fluorescência de raios-X (XRF) em amostras de testemunho de cada ciclo de deposição. A razão de peso Au:Sn é controlada para 80:20 ±2% para garantir o comportamento de fusão eutética sem uma ampla faixa pastosa.}Janela de processo de reflow: A temperatura de pico de reflow deve ser de 300-320°C (20-40°C acima do ponto eutético de 280°C). O tempo acima do líquido deve ser de 30-60 segundos. Atmosfera de gás de formação (95% N₂ / 5% H₂) evita a oxidação do estanho. Nenhum fluxo é necessário — o hidrogênio no gás de formação reduz qualquer óxido de estanho nativo na superfície pré-depositada. A concentração de oxigênio na câmara de reflow deve ser mantida abaixo de 10ppm.

Formação intermetálica na interface de ouro:Principais Características

Condutividade Térmica Superior:

Substrato de silício de 148 W/m·K minimiza a resistência de espalhamento (8 K/W). Linha de fixação AuSn a 57 W/m·K fornece 10* menor resistência térmica do que epóxi condutor. θJC total inferior a 30 K/W. 100k ciclos de potência com degradação de θJC inferior a 10%.

• Alto Manuseio de Potência RF: Classificação de 20V DC com ruptura >100V (margem de 5:1). ESR <0,1Ω@1GHz limita o aquecimento I²R abaixo de 50mW a 1A RMS. Temperatura máxima da junção de 125°C permite dissipação de 1,2W a 85°C de suporte com fixação AuSn._{Especificações Elétricas (T = 25°C, a menos que indicado)} Camada eutética 80Au/20Sn de 3-5µm, uniformidade de espessura de ±10%, composição verificada por XRF. Reflow sem fluxo a 300-320°C em N₂/H₂ gás de formação. Cisalhamento do die >2,5kgf. Área de vazios inferior a 5% por inspeção de raios-X._{Estabilidade Dielétrica SiO₂:} Aquecimento dielétrico próximo de zero (tan δ <0,001@1GHz). Sem risco de fuga térmica — a fuga dobra a cada 30-40°C versus fuga exponencial em alguns dielétricos ferroelétricos._{ESL Próximo de Zero:} ESL intrínseco inferior a 0,05nH, SRF >8GHz para valor de 100pF._{Especificações Elétricas (T = 25°C, a menos que indicado)}Parâmetro
• ValorCondição 100pF ±10%
• 1MHz, 1,0VrmsOpções de Tolerância—
• Tensão DC Nominal20VRigidez Dielétrica1 min, 25°C

ESL Intrínseco

<0,05nH

• DesempenhadoESR @ 1GHz_{θJC (AuSn para CuMo)}Típico_{θJC (AuSn para CuMo)}>2000 / >300
• TípicoFator de Dissipação @ 1GHz
• <0,001Típico20V DCTCC
• +35ppm/°C-55°C a +125°C_{θJC (AuSn para CuMo)}<30 K/W

Chip de 0,50mm

• Resistência a Ciclos de PotênciaDeslocamento de θJC <10%Temp. Máx. Junção—
• DielétricoSiO₂ Térmico, 300nm—
• SubstratoSi Float-zone, >1000Ω·cm±0,025mm
• Metalização Superior—Traseira (Padrão)TiW-Pt-Au, Au 1,0µm min
• —Traseira (Opção AuSn)

+80Au/20Sn, 3-5µm