Kapasitor MOS Konduktivitas Termal Tinggi AuSn Sisi Belakang 20V Kapasitor Kepadatan Tinggi Chip Daya RF Lapisan Tunggal

AuSn Backside MOS Capacitor HACC101S20V101 100pF 20V Konduktivitas Termal Tinggi Single Layer RF Power Chip

HACC101S20V101 Kondensator MOS Termal-Dirancang: 100pF 20V dengan Backside AuSn untuk Aplikasi RF Daya

HACC101S20V101 adalah kapasitor MOS satu lapisan 100pF ± 10% dengan nilai 20V DC, diproduksi pada silikon zona terapung (> 1000Ω·cm) dengan SiO termal 300nm₂Dimensi chip adalah 0,50 mm * 0,50 mm * 0,15 mm dengan metalisasi atas TiW-Au (minimal 2,5 μm Au) dan sisi belakang TiW-Pt-Au (minimal 1,0 μm Au).Lapisan pra-deposisi eutik 80Au/20Sn opsional (3-5μm tebal) tersedia di bagian belakang untuk pelanggan yang menggunakan proses die attach eutik bebas fluks.

1. Fisika Resistensi Termal dalam Chip Capacitor Assemblies

Memahami ketahanan termal dari junction ke carrier (θ_JC) dalam kapasitor chip membutuhkan analisis seri resistansi termal dari lokasi pembangkit panas ke sink panas._JCmemiliki tiga komponen utama:

• Resistensi penyebaran di substrat silikon (R_penyebaran):Panas yang dihasilkan dalam SiO₂Dielektrik dan elektroda atas harus menyebar melalui substrat silikon 150μm untuk mencapai bagian belakang.Konduktivitas termal silikon 148 W/m·K pada 300K memberikan perlawanan penyebaran sekitar 8 K/W untuk 0.50mm * 0.50mm chip. Ini adalah istilah dominan dalam θ_JCUntuk perbandingan, substrat aluminat (24 W/m·K) akan memberikan sekitar 60 K/W ∙ 7.5 * penalti ∙ menjelaskan mengapa kondensator film tipis pada pembawa keramik memiliki inheren θ yang lebih tinggi_JCdaripada silikon MOS kondensator.
• Metalisasi bagian belakang dan ketahanan antarmuka (R_antarmuka):Lapisan belakang emas 1,0μm memiliki ketahanan termal bulk yang tidak penting (~ 0.001 K/W).^-8m2·K/W, berkontribusi di bawah 0,04 K/W untuk area chip 0,25mm2.
• Resistensi jalur ikatan die-attach (R)_menyertakan):Ini adalah istilah yang paling bervariasi dan sangat tergantung pada pilihan bahan. Untuk garis ikatan 5μm tebal: AuSn eutectic (57 W/m·K) hasil ~ 0,35 K/W; perak epoksi konduktif (5 W/m·K khas) hasil ~ 4 K/W;output pemotong PbSn standar (50 W/m·K) ~0Opsi pre-deposisi AuSn memastikan jalur ikatan yang terkontrol, tipis, bebas kekosongan yang meminimalkan jangka waktu ini.

Total θ yang diukur_JCuntuk chip 0,50mm dengan AuSn yang melekat pada pembawa CuMo kurang dari 30 K/W, konsisten dengan jumlah dari tiga kontribusi ini ditambah margin kecil untuk ketidakpastian pengukuran dan pembatasan garis ikatan.

2. RF Power Derating Metodologi dan Keandalan

Kemampuan penanganan daya RF bukan angka tunggal, tergantung pada frekuensi, siklus kerja, suhu lingkungan, dan umur yang dapat diterima.:

• Pengurangan tegangan:Rating 20V DC terus menerus memberikan margin 5: 1 untuk kekuatan pemecahan dielektrik > 100V. Untuk aplikasi RF, tegangan puncak (V_puncak= V_{DC_bias}+ V_{RF_amplitude}Dalam sistem 50Ω tanpa bias DC, ini sesuai dengan 4W dari daya CW RF (V_puncak= √(2PR) = √(2*4*50) = 20V). Untuk sinyal yang dimodulasi dengan rasio puncak-ke-rata 8-10dB (biasanya untuk 5G OFDM), daya rata-rata pada batas tegangan puncak yang sama dapat 6-10* lebih rendah,atau sekitar 0.4-0.7W rata-rata.
• Derating saat ini:ESR pada 1GHz biasanya di bawah 0,1Ω. Pada 0,5A RMS (12,5W dalam 50Ω), pemanasan I2R adalah 25mW. Dengan θ_JC< 30 K/W, ini menghasilkan kenaikan suhu simpang kurang dari 0,75 °C di atas pembawa yang tidak signifikan untuk sebagian besar aplikasi.5°C) berada dalam area operasi yang aman.
• Pengurangan suhu:Suhu persimpangan maksimum adalah 125°C. Pada suhu pembawa 85°C (biasanya untuk palet penguat daya stasiun basis), kenaikan suhu yang diizinkan adalah 40°C,yang sesuai dengan disipasi daya maksimum 1.3W (θ_JC* ΔT = 30 * 40 = 1.2W, dengan pembundaran konservatif). Ini jauh di atas disipasi khas dalam aplikasi bypass praktis atau blok DC.
• Keandalan siklus tenaga:Siklus termal berulang dari disipasi daya dapat menyebabkan kelelahan dalam jalur ikatan die-attach._J= 40°C, periode 30 detik) menunjukkan kurang dari 10% peningkatan θ_JC, yang menunjukkan degradasi garis ikatan minimal. paduan AuSn duktil mengakomodasi ketegangan siklik melalui relaksasi merangkak tanpa kolesensi kosong atau delaminasi.

3. AuSn Eutectic Metallurgy dan Integrasi Proses

Sistem eutik 80Au/20Sn (titik leleh 280 ° C) banyak digunakan dalam perakitan hibrida keandalan tinggi.

• Komposisi fase:Mikrostruktur eutektis terdiri dari campuran lamellar halus dari Au₅Sn (ζ-fase) dan AuSn (δ-fase) senyawa intermetallic. Kedua fase termodinamika stabil dan tidak mengalami pengelupasan mikrostruktur signifikan selama operasi suhu tinggi yang diperpanjang.Au₅Fase Sn memberikan kekuatan mekanik, sementara fase AuSn berkontribusi pada ketangguhan.
• Pengendalian kualitas pra-deposisi:Lapisan AuSn 3-5μm di bagian belakang chip disimpan oleh penguapan termal dengan keseragaman ketebalan ± 10% di seluruh wafer.Komposisi diverifikasi dengan fluoresensi sinar-X (XRF) pada sampel saksi dari setiap proses deposisiRasio berat Au:Sn dikontrol menjadi 80:20 ± 2% untuk memastikan perilaku peleburan eutectic tanpa rentang pasty yang luas.
• Jendela proses reflow:Suhu puncak aliran balik harus 300-320°C (20-40°C di atas titik eutektis 280°C). waktu di atas cair harus 30-60 detik.₂/ 5% H₂Gas hidrogen dalam pembentukan mengurangi setiap tin oksida asli pada permukaan yang sudah ditempatkan.Konsentrasi oksigen di ruang aliran kembali harus dipertahankan di bawah 10 ppm.
• Formasi intermetal pada antarmuka emas:Selama reflow, eutectic AuSn cair larut sejumlah kecil emas dari kedua sisi belakang chip dan pad substrat, menggeser komposisi sedikit ke arah sisi emas kaya eutectic.Hal ini menghasilkan lapisan tipis dari Au primer₅Sn pada kedua antarmuka setelah pengerasan, yang benar-benar memperkuat ikatan.Jadi total ketebalan emas pada kedua permukaan kawin diperhitungkan dalam desain proses.

Fitur Utama

• Konduktivitas termal superior:148 W/m·K silikon substrat meminimalkan pergeseran ketahanan (8 K/W). garis ikatan AuSn pada 57 W/m·K memberikan 10 * ketahanan termal yang lebih rendah daripada epoksi konduktif. total θ_JCkurang dari 30 K/W. Siklus daya 100k dengan kurang dari 10% θ_JCdegradasi.
• Pengolahan Daya RF Tinggi:Rating 20V DC dengan >100V breakdown (5:1 margin). ESR <0.1Ω@1GHz membatasi pemanasan I2R di bawah 50mW pada 1A RMS. 125°C suhu simpang maksimum memungkinkan disipasi 1,2W pada 85°C pembawa dengan AuSn attach.
• AuSn Bagian belakang pra-deposisi:3-5μm 80Au/20Sn lapisan eutektis, ± 10% ketebalan kesamaan, komposisi XRF diverifikasi. aliran bebas fluks pada 300-320 °C di N₂/ H₂. Die shear > 2.5kgf. kurang dari 5% ruang kosong oleh pemeriksaan sinar-X.
• SiO₂Stabilitas Dielektrik:Pemanasan dielektrik hampir nol (tan δ < 0,001 @ 1GHz). Tidak ada risiko kebocoran termal ∙ kebocoran dua kali lipat per 30-40 °C dibandingkan dengan kebocoran eksponensial pada beberapa dielektrik ferroelektrik.
• ESL hampir nol:ESL chip intrinsik di bawah 0,05nH, SRF > 8GHz untuk nilai 100pF.

Spesifikasi listrik (T = 25°C kecuali dinyatakan)

Panduan Desain Termal

Pemilihan bahan pembawa:Bahan pembawa di bawah chip secara signifikan mempengaruhi total ketahanan termal dari persimpangan ke lingkungan.160-180 W/m·K) memberikan kombinasi terbaik dari CTE cocok untuk silikon dan konduktivitas termalKeramik AlN (4,5 ppm/°C CTE, 170 W/m·K) adalah alternatif untuk proses yang kompatibel dengan alumina.180-200 W/m·K) menawarkan konduktivitas yang sedikit lebih tinggi dengan berat dan biaya yang lebih tinggi.

Kopling termal multi-chip:Dalam modul multi-chip, perangkat daya yang berdekatan (GaN HEMT, transistor LDMOS) dapat meningkatkan suhu pembawa lokal jauh di atas lingkungan sistem.Saat menempatkan kondensator bypass di dekat transistor daya, memperhitungkan gradien suhu lateral di seluruh pembawa.50mm) celah antara kondensator dan bagian belakang perangkat daya untuk menghindari pemanasan konduktif berlebihan melalui pembawa.

Kapasitas arus kawat ikatan:Sebuah kawat ikatan emas berdiameter 25μm tunggal memiliki arus fusi sekitar 0,8A DC. Untuk arus RF di atas 0,5A RMS, gunakan dua kawat ikatan paralel, yang juga mengurangi kontribusi induktansi.Pada 1GHz, kedalaman kulit di emas adalah sekitar 2μm √ seluruh 25μm kawat cross-section membawa arus, sehingga efek kulit tidak secara signifikan menurunkan kapasitas yang membawa arus.

Aplikasi Tipikal

• GaN-on-SiC power amplifier output matching networks where baseplate temperatures reach 85°C and capacitor dissipation must be conducted away with minimum temperature rise (Jaringan pencocokan output penguat daya GaN-on-SiC di mana suhu baseplate mencapai 85°C dan disipasi kapasitor harus dilakukan dengan kenaikan suhu minimum)
• Jaringan bias switch RF bertenaga tinggi dalam sistem time-division duplex (TDD) dengan siklus kerja tinggi per cabang
• Pemancar radio titik-ke-titik gelombang mikro yang beroperasi pada daya output 1-10W CW
• Generator plasma RF industri (band ISM 13,56MHz, 27,12MHz) dengan tahap output beberapa ratus watt
• Pemasok listrik modul T/R array fase yang terputus dengan jalur termal terbatas
• Infrastruktur nirkabel unit radio jarak jauh (RRU) dengan pendinginan konveksi pasif di ruang luar

Catatan Proses perakitan

Bagian belakang standar:Menerapkan AuSn solder preform atau pasta, reflow pada 300-320 °C puncak di N₂/ H₂Alternatifnya, epoksi konduktif yang diisi perak (pengeboran per profil produsen, biasanya 150 °C selama 1 jam).AuSn yang disetorkan sebelumnya:Letakkan chip langsung pada pad Au-plated, reflow tanpa solder tambahan atau fluks.Pengikat kawat:25μm Au termosonik bola ikatan pada 120-150 ° C tahap, 25-35gf kekuatan, > 6gf kekuatan tarik Untuk arus RF > 0.5A RMS, menggunakan dua kabel ikatan 25μm paralel.Pemeriksaan:X-ray untuk verifikasi kekosongan, optik untuk penempatan kawat ikatan dan integritas tumit.

Hubungi kami untuk θ_JCdata pengukuran, laporan keandalan siklus daya, atau dukungan integrasi proses AuSn.