고열전도성 MOS 커패시터 AuSn 백사이드 20V 고밀도 커패시터 단층 RF 전력 칩

AuSn 후면 MOS 커패시터 HACC101S20V101 100pF 20V 고열 전도성 단일층 RF 전력 칩

HACC101S20V101 열 엔지니어링 MOS 커패시터: 전력 RF 애플리케이션용 AuSn 후면 처리된 100pF 20V

HACC101S20V101은 20V DC 정격의 100pF ±10% 단일층 MOS 커패시터로, 플로트 존 실리콘(>1000Ω·cm)에 300nm 열 SiO_{AuSn 사전 증착 후면:} 유전체를 사용하여 제작되었습니다. 칩 크기는 0.50mm * 0.50mm * 0.15mm이며, TiW-Au 상단 금속화(최소 2.5μm Au) 및 TiW-Pt-Au 후면(최소 1.0μm Au)을 갖습니다. 플럭스 없는 공융 접합 공정을 사용하는 고객을 위해 후면에 선택적으로 80Au/20Sn 공융 사전 증착층(두께 3-5μm)을 사용할 수 있습니다.

1. 칩 커패시터 어셈블리의 열 저항 물리학

칩 커패시터의 접합부-캐리어 열 저항(θ)을 이해하려면 열 발생 지점에서 방열판까지의 직렬 열 저항을 분석해야 합니다. 총 θ는 세 가지 주요 구성 요소로 이루어집니다:

• 실리콘 기판의 확산 저항(R_spread): SiO_{AuSn 사전 증착 후면:} 유전체 및 상단 전극에서 발생하는 열은 후면에 도달하기 위해 150μm 실리콘 기판을 통해 확산되어야 합니다. 300K에서 148W/m·K의 실리콘 열 전도도는 0.50mm * 0.50mm 칩의 경우 약 8K/W의 확산 저항을 제공합니다. 이것이 θ의 지배적인 항입니다. 비교하자면, 알루미나 기판(24W/m·K)은 약 60K/W를 기여할 것이며, 이는 7.5배의 페널티로, 세라믹 캐리어 상의 박막 커패시터가 본질적으로 실리콘 MOS 커패시터보다 θ가 높은 이유를 설명합니다.
• 후면 금속화 및 계면 저항(R_interface): 1.0μm 금 후면층은 무시할 수 있는 벌크 열 저항(~0.001K/W)을 가집니다. Au-AuSn 계면의 열 경계 저항은 적절하게 준비될 경우 10^-8 m²·K/W 미만으로, 0.25mm² 칩 면적에 대해 0.04K/W 미만을 기여합니다.
• 다이 접합 라인 저항(R_attach): 이것은 가장 가변적인 항이며 재료 선택에 크게 의존합니다. 두께 5μm의 접합 라인의 경우: AuSn 공융(57W/m·K)은 약 0.35K/W를 제공합니다. 은 전도성 에폭시(일반적으로 5W/m·K)는 약 4K/W를 제공합니다. 표준 PbSn 솔더(50W/m·K)는 약 0.4K/W를 제공하지만 RoHS 규정을 준수하지 않습니다. AuSn 사전 증착 옵션은 이 항을 최소화하는 제어된 얇고 공극 없는 접합 라인을 보장합니다.

AuSn 접합을 사용한 0.50mm 칩의 측정된 총 θ는 CuMo 캐리어에 대해 30K/W 미만으로, 이러한 세 가지 기여와 측정 불확실성 및 접합 라인 공극에 대한 작은 여유분의 합과 일치합니다.

2. RF 전력 디레이팅 방법론 및 신뢰성

RF 전력 처리 능력은 단일 숫자가 아니라 주파수, 듀티 사이클, 주변 온도 및 허용 가능한 수명에 따라 달라집니다. HACC101S20V101은 정보에 입각한 디레이팅을 지원하도록 특성화되었습니다:

• 전압 디레이팅: 20V DC 연속 정격은 >100V 유전체 항복 강도에 대해 5:1 마진을 제공합니다. RF 애플리케이션의 경우 피크 전압(V_peak = V_{DC_bias} + V_{RF_amplitude})은 20V 정격을 초과해서는 안 됩니다. DC 바이어스가 없는 50Ω 시스템에서 이는 4W의 CW RF 전력(V_peak = √(2PR) = √(2*4*50) = 20V)에 해당합니다. 8-10dB의 피크 대 평균 비율(5G OFDM의 일반적인 값)을 갖는 변조 신호의 경우, 동일한 피크 전압 제한에서의 평균 전력은 6-10배 낮거나 약 0.4-0.7W 평균이 될 수 있습니다.
• 전류 디레이팅: 1GHz에서의 ESR은 일반적으로 0.1Ω 미만입니다. 0.5A RMS(50Ω에서 12.5W)에서 I²R 가열은 25mW입니다. θ < 30K/W에서 이는 캐리어보다 0.75°C 미만의 접합부 온도 상승을 발생시키며 대부분의 애플리케이션에서는 무시할 수 있습니다. 최대 1.0A RMS(50mW 소산, ~1.5°C 상승)까지의 연속 전류는 안전 작동 영역 내에 있습니다.
• 온도 디레이팅: 최대 접합부 온도는 125°C입니다. 85°C의 캐리어 온도(일반적인 기지국 전력 증폭기 팔레트)에서 허용되는 온도 상승은 40°C이며, 이는 최대 1.3W의 전력 소산에 해당합니다(θ * ΔT = 30 * 40 = 1.2W, 보수적으로 반올림). 이는 실제 바이패스 또는 DC 차단 애플리케이션의 일반적인 소산보다 훨씬 높습니다.
• 전력 사이클링 신뢰성: 전력 소산으로 인한 반복적인 열 사이클링은 다이 접합 라인의 피로를 유발할 수 있습니다. 100,000번의 전력 사이클(ΔT_{최대 접합부 온도} = 40°C, 30초 주기)에서 테스트된 AuSn 공융 조인트는 θ의 10% 미만 증가를 보여 접합 라인 열화가 최소화되었음을 나타냅니다. 연성 AuSn 합금은 공극 합체 또는 박리를 일으키지 않고 크리프 완화를 통해 주기적 변형을 수용합니다.

3. AuSn 공융 야금 및 공정 통합

80Au/20Sn 공융 시스템(녹는점 280°C)은 고신뢰성 하이브리드 어셈블리에 널리 사용됩니다. 야금을 이해하면 어셈블리 공정을 최적화하는 데 도움이 됩니다:

• 상 조성: 공융 미세 구조는 Au₅Sn(ζ 상) 및 AuSn(δ 상) 금속간 화합물의 미세 라멜라 혼합물로 구성됩니다. 두 상 모두 열역학적으로 안정하며 장기간 고온 작동 중 상당한 미세 구조 거칠어짐을 겪지 않습니다. Au₅Sn 상은 기계적 강도를 제공하고 AuSn 상은 연성을 기여합니다.
• 사전 증착 품질 관리: 칩 후면의 3-5μm AuSn 층은 웨이퍼 전체에 걸쳐 ±10%의 두께 균일도로 열 증착을 통해 증착됩니다. 조성은 각 증착 실행의 샘플을 사용하여 X선 형광(XRF)으로 확인됩니다. Au:Sn 중량비는 80:20 ±2%로 제어되어 넓은 페이스트 범위 없이 공융 용융 거동을 보장합니다.
• 리플로우 공정 창: 피크 리플로우 온도는 300-320°C(280°C 공융점보다 20-40°C 높음)여야 합니다. 액상 온도 이상 시간은 30-60초여야 합니다. 포밍 가스(95% N_{AuSn 사전 증착 후면:} / 5% H_{AuSn 사전 증착 후면:}) 분위기는 주석 산화를 방지합니다. 플럭스는 필요하지 않습니다. 포밍 가스의 수소는 사전 증착된 표면의 모든 천연 주석 산화물을 환원시킵니다. 리플로우 챔버의 산소 농도는 10ppm 미만으로 유지해야 합니다.
• 금 계면에서의 금속간 화합물 형성: 리플로우 중 액체 AuSn 공융은 칩 후면과 기판 패드 모두에서 소량의 금을 용해하여 조성을 공융물의 금이 풍부한 쪽으로 약간 이동시킵니다. 이로 인해 응고 후 양쪽 계면에 얇은 1차 Au₅Sn 층이 형성되어 결합을 실제로 강화합니다. 과도한 금 용해(각 표면에서 >5μm)는 액상 온도를 높일 수 있으므로, 양쪽 면의 총 금 두께는 공정 설계에서 고려됩니다.

주요 특징

• 우수한 열 전도성: 148W/m·K 실리콘 기판은 확산 저항(8K/W)을 최소화합니다. 57W/m·K의 AuSn 접합 라인은 전도성 에폭시보다 10배 낮은 열 저항을 제공합니다. 총 θ는 30K/W 미만입니다. 100k 전력 사이클에서 θ 저하율은 10% 미만입니다.
• 높은 RF 전력 처리: 20V DC 정격 및 >100V 항복 전압(5:1 마진). 1GHz에서 ESR <0.1Ω은 1A RMS에서 I²R 가열을 50mW 미만으로 제한합니다. 최대 접합부 온도 125°C는 AuSn 접합 시 85°C 캐리어에서 1.2W 소산을 허용합니다.AuSn 사전 증착 후면:
• 3-5μm 80Au/20Sn 공융층, ±10% 두께 균일도, XRF 조성 확인. 300-320°C에서 N2_{AuSn 사전 증착 후면:} 포밍 가스에서 300-320°C 피크로 리플로우합니다. 또는 은 충전 전도성 에폭시(제조업체 프로필에 따라 경화, 일반적으로 1시간 동안 150°C)._{AuSn 사전 증착 후면:}SiO
• 2_{AuSn 사전 증착 후면:} 거의 제로에 가까운 유전체 가열(tan δ <0.001@1GHz). 열 폭주 위험 없음 - 일부 강유전체 유전체의 지수적 폭주와 달리 누설 전류는 30-40°C당 두 배가 됩니다.거의 제로 ESL:
• 전기 사양 (T = 25°C, 별도 명시되지 않은 경우)매개변수

값

칩 아래의 캐리어 재료는 접합부에서 주변까지의 총 열 저항에 상당한 영향을 미칩니다. CuMo(7-9 ppm/°C CTE, 160-180W/m·K)는 실리콘과의 CTE 일치 및 열 전도성의 최상의 조합을 제공합니다. AlN 세라믹(4.5 ppm/°C CTE, 170W/m·K)은 알루미나 호환 공정에 대한 대안입니다. 구리-텅스텐(CuW, 6-9 ppm/°C CTE, 180-200W/m·K)은 무게와 비용이 증가함에 따라 약간 더 높은 전도성을 제공합니다.

다중 칩 열 커플링: 다중 칩 모듈에서 인접한 전력 장치(GaN HEMT, LDMOS 트랜지스터)는 국부 캐리어 온도를 시스템 주변 온도보다 훨씬 높게 올릴 수 있습니다. 바이패스 커패시터를 전력 트랜지스터 근처에 배치할 때 캐리어에 걸친 측면 온도 구배를 고려하십시오. 보수적인 지침은 캐리어를 통한 과도한 전도성 가열을 피하기 위해 커패시터와 전력 장치 후면 사이에 최소한 칩 너비(0.50mm)의 간격을 유지하는 것입니다.

본딩 와이어 전류 용량: 단일 25μm 직경 금 본딩 와이어는 약 0.8A DC의 융합 전류를 가집니다. 0.5A RMS 이상의 RF 전류의 경우, 두 개의 병렬 본딩 와이어를 사용하면 인덕턴스 기여도도 절반으로 줄어듭니다. 1GHz에서 금의 표피 깊이는 약 2μm이며, 25μm 와이어 단면 전체가 전류를 운반하므로 표피 효과는 전류 운반 용량을 크게 저하시키지 않습니다.

일반적인 애플리케이션기저판 온도가 85°C에 도달하고 커패시터 소산이 최소 온도 상승으로 제거되어야 하는 GaN-on-SiC 전력 증폭기 출력 매칭 네트워크

높은 분기당 듀티 사이클을 갖는 시분할 이중화(TDD) 시스템의 고출력 RF 스위치 바이어스 네트워크

• 1-10W CW 출력 전력으로 작동하는 마이크로파 점대점 라디오 송신기
• 수백 와트 출력 단계를 갖는 산업용 RF 플라즈마 발생기(13.56MHz, 27.12MHz ISM 대역)
• 제한된 열 경로를 갖는 위상 배열 T/R 모듈 전원 공급 장치 디커플링
• 옥외 인클로저의 수동 대류 냉각 기능을 갖춘 무선 인프라 원격 무선 장치(RRU)
• 어셈블리 공정 참고 사항
• 표준 후면:

AuSn 솔더 프리폼 또는 페이스트를 적용하고 N

2/H_{AuSn 사전 증착 후면:} 포밍 가스에서 300-320°C 피크로 리플로우합니다. 또는 은 충전 전도성 에폭시(제조업체 프로필에 따라 경화, 일반적으로 1시간 동안 150°C)._{AuSn 사전 증착 후면:} 칩을 Au 도금 패드에 직접 배치하고 추가 솔더 또는 플럭스 없이 리플로우합니다.와이어 본딩: 25μm Au 열음파 볼 본딩(120-150°C 스테이지, 25-35gf 힘, >6gf 인장 강도). 0.5A RMS 이상의 RF 전류의 경우, 두 개의 병렬 25μm 본딩 와이어를 사용합니다.검사: 다이 접합부 공극 확인을 위한 X선, 본딩 와이어 배치 및 힐 무결성을 위한 광학 검사.θJC

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