Tụ MOS dẫn nhiệt cao AuSn Mặt sau 20V Tụ mật độ cao Tụ RF công suất lớp đơn

Tụ MOS mặt sau AuSn HACC101S20V101 100pF 20V Độ dẫn nhiệt cao Tụ RF Công suất Lớp đơn

Tụ MOS Kỹ thuật Nhiệt HACC101S20V101: 100pF 20V với mặt sau AuSn cho Ứng dụng RF Công suất

HACC101S20V101 là tụ MOS lớp đơn 100pF ±10% định mức 20V DC, được chế tạo trên silicon float-zone (>1000Ω·cm) với lớp điện môi SiO2 nhiệt 300nm.1. Vật lý Điện trở Nhiệt trong Lắp ráp Tụ Chip

Hiểu về điện trở nhiệt từ mối nối đến bộ mang (θJC) trong tụ chip đòi hỏi phải phân tích các điện trở nhiệt nối tiếp từ vị trí sinh nhiệt đến bộ tản nhiệt. Tổng θJC có ba thành phần chính:

Điện trở lan tỏa trong đế silicon (Rspread):Lớp kim loại hóa mặt sau và điện trở giao diện (Rinterface):Điện trở đường hàn gắn chip (Rattach):

• Đây là thành phần biến đổi nhất và phụ thuộc mạnh vào lựa chọn vật liệu. Đối với đường hàn dày 5μm: eutectic AuSn (57 W/m·K) cho ~0,35 K/W; epoxy dẫn điện bạc (thường là 5 W/m·K) cho ~4 K/W; hàn PbSn tiêu chuẩn (50 W/m·K) cho ~0,4 K/W nhưng không tuân thủ RoHS. Tùy chọn tiền lắng đọng AuSn đảm bảo đường hàn mỏng, không có lỗ rỗng, được kiểm soát để giảm thiểu thành phần này._{Tổng θJC đo được cho chip 0,50mm với mối hàn AuSn vào đế CuMo dưới 30 K/W, phù hợp với tổng của ba thành phần này cộng với một biên độ nhỏ cho sai số đo lường và lỗ rỗng đường hàn.}Cửa sổ quy trình chảy lại:Khả năng xử lý công suất RF không phải là một con số duy nhất - nó phụ thuộc vào tần số, chu kỳ làm việc, nhiệt độ môi trường và tuổi thọ chấp nhận được. HACC101S20V101 được đặc tả để hỗ trợ giảm công suất có thông tin: Định mức liên tục 20V DC cung cấp biên độ 5:1 so với độ bền đánh thủng điện môi >100V. Đối với ứng dụng RF, điện áp đỉnh (Vpeak = VDC_bias + V_RF_amplitude) không được vượt quá định mức 20V. Trong hệ thống 50Ω không có thiên áp DC, điều này tương ứng với công suất RF CW 4W (Vpeak = √(2PR) = √(2*4*50) = 20V). Đối với tín hiệu điều chế có tỷ lệ đỉnh trên trung bình là 8-10dB (điển hình cho 5G OFDM), công suất trung bình ở cùng giới hạn điện áp đỉnh có thể thấp hơn 6-10 lần, hoặc khoảng 0,4-0,7W trung bình. ESR tại 1GHz thường dưới 0,1Ω. Ở 0,5A RMS (12,5W trong 50Ω), nhiệt I²R là 25mW. Với θJC < 30 K/W, điều này tạo ra sự tăng nhiệt độ mối nối dưới 0,75°C so với đế - không đáng kể đối với hầu hết các ứng dụng. Dòng điện liên tục lên đến 1,0A RMS (tiêu tán 50mW, tăng ~1,5°C) nằm trong vùng hoạt động an toàn. Nhiệt độ mối nối tối đa là 125°C. Ở nhiệt độ đế 85°C (điển hình cho các bảng khuếch đại công suất trạm gốc), mức tăng nhiệt độ cho phép là 40°C, tương ứng với công suất tiêu tán tối đa là 1,3W (θJC * ΔT = 30 * 40 = 1,2W, làm tròn thận trọng). Điều này cao hơn nhiều so với mức tiêu tán điển hình trong bất kỳ ứng dụng bypass hoặc chặn DC thực tế nào.
• Độ tin cậy chu kỳ công suất: _{Chu kỳ nhiệt lặp lại do tiêu tán công suất có thể gây mỏi cho đường hàn gắn chip. Các mối hàn eutectic AuSn được thử nghiệm dưới 100.000 chu kỳ công suất (ΔTJ = 40°C, chu kỳ 30 giây) cho thấy sự gia tăng θJC dưới 10%, cho thấy sự suy giảm đường hàn tối thiểu. Hợp kim AuSn dẻo thích ứng với ứng suất chu kỳ thông qua giảm ứng suất do từ biến mà không có sự kết tụ lỗ rỗng hoặc tách lớp.}Cửa sổ quy trình chảy lại:Hệ thống eutectic 80Au/20Sn (điểm nóng chảy 280°C) được sử dụng rộng rãi trong lắp ráp hybrid có độ tin cậy cao. Hiểu về luyện kim của nó giúp tối ưu hóa quy trình lắp ráp:^{Thành phần pha:} Vi cấu trúc eutectic bao gồm hỗn hợp lớp mỏng của các hợp chất liên kim loại Au5Sn (pha ζ) và AuSn (pha δ). Cả hai pha đều ổn định về mặt nhiệt động lực học và không trải qua sự thô hóa vi cấu trúc đáng kể trong quá trình hoạt động nhiệt độ cao kéo dài. Pha Au5Sn cung cấp độ bền cơ học, trong khi pha AuSn đóng góp độ dẻo.
• Kiểm soát chất lượng tiền lắng đọng: _{Lớp AuSn dày 3-5μm ở mặt sau chip được lắng đọng bằng phương pháp bay hơi nhiệt với độ đồng đều độ dày ±10% trên toàn bộ wafer. Thành phần được xác minh bằng huỳnh quang tia X (XRF) trên các mẫu chứng kiến từ mỗi lần lắng đọng. Tỷ lệ trọng lượng Au:Sn được kiểm soát ở mức 80:20 ±2% để đảm bảo hành vi nóng chảy eutectic mà không có phạm vi dẻo rộng.}Cửa sổ quy trình chảy lại: Nhiệt độ chảy lại đỉnh nên là 300-320°C (cao hơn 20-40°C so với điểm eutectic 280°C). Thời gian trên điểm lỏng nên là 30-60 giây. Khí tạo thành (95% N2 / 5% H2) ngăn chặn quá trình oxy hóa thiếc. Không cần flux - hydro trong khí tạo thành khử bất kỳ oxit thiếc tự nhiên nào trên bề mặt đã lắng đọng trước. Nồng độ oxy trong buồng chảy lại nên được duy trì dưới 10ppm.

Hình thành liên kim loại tại giao diện vàng:Các tính năng chính

Độ dẫn nhiệt vượt trội:

Đế silicon 148 W/m·K giảm thiểu điện trở lan tỏa (8 K/W). Đường hàn AuSn ở 57 W/m·K cung cấp điện trở nhiệt thấp hơn 10 lần so với epoxy dẫn điện. Tổng θJC dưới 30 K/W. 100k chu kỳ công suất với sự suy giảm θJC dưới 10%.

• Khả năng xử lý công suất RF cao: Định mức 20V DC với độ đánh thủng >100V (biên độ 5:1). ESR <0,1Ω@1GHz giới hạn nhiệt I²R dưới 50mW ở 1A RMS. Nhiệt độ mối nối tối đa 125°C cho phép tiêu tán 1,2W ở nhiệt độ đế 85°C với mối hàn AuSn._{Thông số kỹ thuật điện (T = 25°C trừ khi có ghi chú khác)} Lớp eutectic 80Au/20Sn dày 3-5μm, độ đồng đều độ dày ±10%, thành phần được xác minh bằng XRF. Chảy lại không flux ở 300-320°C trong N2/H2. Lực cắt chip >2,5kgf. Diện tích lỗ rỗng dưới 5% theo kiểm tra X-ray._{Độ ổn định điện môi SiO2:} Nhiệt điện môi gần bằng không (tan δ <0,001@1GHz). Không có rủi ro chạy nhiệt - rò rỉ tăng gấp đôi mỗi 30-40°C so với chạy nhiệt theo hàm mũ trong một số điện môi sắt điện._{ESL gần bằng không:} ESL chip nội tại dưới 0,05nH, SRF >8GHz cho giá trị 100pF._{Thông số kỹ thuật điện (T = 25°C trừ khi có ghi chú khác)}Thông số
• Giá trịĐiều kiện 100pF ±10%
• 1MHz, 1.0VrmsTùy chọn dung sai—
• Điện áp DC định mức20VĐộ bền điện môi1 phút, 25°C

ESL nội tại

<0.05nH

• Đã gỡ bỏESR @ 1GHz_{θJC (AuSn đến CuMo)}Điển hình_{θJC (AuSn đến CuMo)}>2000 / >300
• Điển hìnhHệ số tiêu tán @ 1GHz
• <0.001Điển hình20V DCTCC
• +35ppm/°C-55°C đến +125°C_{θJC (AuSn đến CuMo)}<30 K/W

chip 0,50mm

• Độ bền chu kỳ công suấtthay đổi θJC <10%Nhiệt độ mối nối tối đa—
• Điện môiSiO2 nhiệt, 300nm—
• ĐếSi float-zone, >1000Ω·cm±0.025mm
• Lớp kim loại hóa mặt trên—Mặt sau (Tiêu chuẩn)TiW-Pt-Au, tối thiểu 1,0μm Au
• —Mặt sau (Tùy chọn AuSn)

+80Au/20Sn, 3-5μm