Multi Capacitor Personalizado Array 4 Canal 100pF 30V MOS Capacitor 100% Nível de Wafer Chip SLC testado

HACC-100S30V100 Matriz de Múltiplos Capacitores Personalizada Chip MOS de 4 Canais * 100pF 30V Testado em Nível de Wafer Taxa de Defeito Verificada Baixa

O HACC-100S30V100 é uma matriz de múltiplos capacitores MOS de camada única totalmente personalizável, integrando quatro blocos de capacitores independentes de 100pF ±10% em um único chip de 1,00 * 1,00 * 0,15 mm. Cada canal possui seu próprio pad de conexão de eletrodo superior com acesso independente de ligação de fio, enquanto todos os canais compartilham um plano de terra comum traseiro através de metalização TiW-Pt-Au. Fabricada em silício de zona flutuante de alta resistividade (>1000 Ω·cm) com dielétrico de SiO₂ térmico de 300 nm, esta matriz substitui quatro capacitores discretos de camada única por um único chip – reduzindo as etapas de montagem, a contagem de fios de ligação e a área de circuito híbrido em até 75%. Cada chip passa por testes paramétricos DC e RF de nível de wafer 100% com taxa de defeito verificada abaixo de 10 DPPM através de testes de vida acelerada de 2 milhões de horas de dispositivo por JEDEC JESD74A, com capacidade de processo controlada por SPC (CpK >1,67).

1. Matrizes de Múltiplos Capacitores Personalizáveis – Um Chip, Múltiplos Valores

O HACC-ARRAY4-100S30V100 integra quatro blocos de capacitores independentes em um único chip, cada um com ligação de fio individual. Esta arquitetura oferece três vantagens fundamentais em relação a soluções discretas de múltiplos chips:

• Redução de 75% na área de montagem: Quatro chips discretos de 0,50 mm requerem aproximadamente 1,75 mm² de área de suporte, incluindo espaçamento de posicionamento. O HACC-ARRAY4 integra todos os quatro capacitores em um único chip de 1,00 mm² – uma redução de 43% na área – eliminando três etapas de fixação de chip, três operações de posicionamento e três inspeções separadas.
• Coeficiente de temperatura casado em todos os canais: Como todos os quatro blocos de capacitores compartilham o mesmo substrato de silício e o mesmo processo de oxidação térmica dielétrica de SiO₂, o TCC de 0 ±30 ppm/°C é casado em ±1% de canal para canal dentro do chip. Isso elimina a incompatibilidade de TCC que surge inevitavelmente quando quatro capacitores discretos de diferentes posições de wafer (ou diferentes lotes de wafer) são usados em uma aplicação de phased-array ou multicanal.
• Indutância de fio de ligação reduzida: Com uma única conexão de terra traseira compartilhada, o caminho de retorno de terra comum elimina a indutância de terra cumulativa de quatro capacitores discretos. Cada canal mantém sua própria <0,05 nH de ESL intrínseca, e a parte traseira compartilhada minimiza a área do loop de terra para configurações conectadas em paralelo.

2. Arquitetura de Matriz Configurável – Layouts Padrão e Personalizados

A plataforma HACC-ARRAY4 suporta múltiplas configurações de matriz para atender à sua topologia de circuito específica:

• Matriz de Valor Igual de 4 Canais (padrão): Quatro blocos independentes de 100pF em um chip quadrado de 1,00 mm. Cada bloco tem seu próprio pad de eletrodo superior (200 * 200 µm) espaçado com um passo de pad-a-pad >150 µm para ligação automatizada compatível. Ideal para bloqueio DC de beamformer phased-array de 4 canais, acoplamento SERDES de 4 pistas e filtragem de bias TIA multicanal.
• Matriz Binária Ponderada (1:2:4:8): Quatro blocos com razões de capacitância de 1:2:4:8 (por exemplo, 50pF : 100pF : 200pF : 400pF). Ao ligar seletivamente combinações de canais, o projetista pode obter 15 valores de capacitância discretos de um único chip – substituindo um banco de capacitores inteiro por um componente. Ideal para redes de ajuste de precisão e circuitos de casamento reconfiguráveis.
• Contagem de Canais Personalizada (2–8 blocos): Matrizes de 2 a 8 canais independentes, cada um com capacitância especificada pelo cliente de 5pF a 1000pF. Geometrias de chip personalizadas – proporções retangulares de até 4:1, formato em L ou layouts anulares – acomodam footprints de circuito híbrido não padrão.

3. Teste em Nível de Wafer – Cobertura Paramétrica 100% por Canal

Cada chip HACC-ARRAY4 passa por testes DC e RF em nível de wafer 100% antes do corte. O programa de teste abrange todos os canais de capacitor em cada chip – não uma abordagem AQL baseada em amostra:

• Teste paramétrico DC por canal: Capacitância a 1MHz/1,0Vrms (±10% limite de especificação), corrente de fuga a 30V DC nominal (<10nA spec limit), and dielectric withstanding voltage (>75V, permanência de 5 segundos). Cada canal é sondado e medido individualmente.
• Verificação de casamento canal a canal: A incompatibilidade de capacitância entre quaisquer dois canais no mesmo chip é verificada <±1%. Chips que excedem este limite são marcados para exclusão.
• Isolamento canal a canal: Resistência de isolamento >10¹⁰ Ω entre canais adjacentes a 30V DC, com capacitância de acoplamento <0,05pF. Isso garante que sinais de RF em um canal não se acoplem a canais adjacentes através do substrato.
• Mapa de wafer digital: Cada chip é classificado por valor de capacitância, fuga e grau de casamento de canal. O mapa de wafer no formato KRF XML permite a classificação automatizada de chips por código de classificação e fornece rastreabilidade completa de known-good-die (KGD) para cada lote enviado.

4. Taxa de Defeito Baixa Verificada – Verificada Através de Testes de Vida Acelerada

Uma taxa de defeito abaixo de 10 DPPM (Defective Parts Per Million) não é um objetivo aspiracional – é uma métrica de produção verificada suportada pela seguinte infraestrutura de qualidade:

• Teste de vida acelerada de 2 milhões de horas de dispositivo: Conforme JEDEC JESD74A, amostras de produção são submetidas a 125°C / 85% UR / 30V DC com polarização por 1000 horas (equivalente a >10 anos de vida útil em campo a 55°C / 60% UR de acordo com o modelo de aceleração Arrhenius-Peck). Nenhuma falha observada no conjunto de amostras de qualificação, resultando em uma taxa de defeito demonstrada abaixo de 10 DPPM com 60% de confiança.
• Sondagem em nível de wafer 100% com classificação sem tinta: Cada local de capacitor em cada wafer é sondado. Chips fora de especificação são mapeados eletronicamente em vez de marcados fisicamente, eliminando o risco de contaminação por partículas de tinta no ambiente de sala limpa. O mapa do wafer é transferido diretamente para o classificador automatizado de chips pick-and-place.
• Processo controlado por SPC com CpK >2,0: Capacitância, fuga e tensão de ruptura são monitoradas por lote de wafer usando gráficos de controle estatístico de processo (SPC). O índice de capacidade do processo (CpK) excede 2,0 para todos os parâmetros críticos, fornecendo uma margem substancial além da alegação de taxa de defeito verificada.
• Ação corretiva em circuito fechado: Qualquer desvio paramétrico que exceda 1,5σ da média do processo aciona uma retenção automática do lote e uma investigação de causa raiz, impedindo o envio de material fora de tendência, independentemente de os chips individuais atenderem aos limites de especificação.

5. Especificações Elétricas (T = 25°C, a menos que observado)

6. Referência Rápida de Montagem

• Fixação do Chip: Solda eutética AuSn (300–320°C, N₂/H₂) ou epóxi Ag condutor (Epotek H20E, 120°C/30min). Etapa única de fixação do chip substitui quatro posicionamentos discretos.
• Ligação de Fio por Canal: Ligação de bola termossônica de Au de 25 µm (estágio de 120–150°C, >6gf de força de tração). Cada um dos quatro canais tem seu próprio pad de 200*200 µm com passo >150 µm – compatível com ligação sequencial automatizada. Para canais conectados em paralelo, ligue múltiplos pads a um nó comum.
• Armazenamento: Embalagem de waffle com mapa de wafer KGD, selada a vácuo com purga de nitrogênio. MSL 1 vida útil ilimitada no piso. Armazenar a 20–25°C, 40–60% UR.

7. Aplicações Típicas

• Módulos T/R de Beamformer Phased-Array: Quatro capacitores de bloqueio DC de 100pF casados em um único chip, com casamento TCC canal a canal e uniformidade de capacitância <±1% – crítico para rastreamento de amplitude e fase por elemento na abertura da matriz.
• SERDES Multicanal (56/112 Gbps PAM4): Quatro canais de bloqueio DC independentes para caminhos de transmissão ou recepção de 4 pistas, substituindo quatro capacitores discretos por um componente e reduzindo a complexidade de montagem em interposers de módulos ópticos de alta densidade.
• Redes de Casamento Sintonizáveis Multibanda: A matriz binária ponderada (1:2:4:8) fornece 15 combinações de capacitância selecionáveis através de ligação de fio seletiva – permitindo o ajuste de impedância pós-montagem sem substituição de componente.
• Downconversores Multicanais de Comunicação por Satélite: Taxa de defeito sub-PPM e teste em nível de wafer 100% de acordo com os padrões de qualificação ESCC fornecem a confiabilidade necessária para cargas úteis de constelações LEO/MEO com vida útil de missão de 10 a 15 anos.
• Eletrônica de Pino de Equipamentos de Teste Automatizado (ATE): Quatro capacitores de bypass casados por canal de eletrônica de pino em um único chip, com rastreabilidade de mapa de wafer KGD suportando requisitos de calibração ISO 17025.

8. Pedido e Configuração Personalizada

O produto padrão é enviado como HACC-100S30V100: 4 canais, 100pF por canal, 30V, chip de 1,00 * 1,00 mm em embalagem de waffle com mapa de wafer KGD. Configurações personalizadas disponíveis mediante solicitação com quantidades mínimas de pedido a partir de 100 peças:

• Contagem de canais: 2, 3, 4, 6 ou 8 canais independentes
• Capacitância por canal: 5pF a 1000pF (qualquer valor, qualquer combinação)
• Topologia da matriz: Valor igual, binário ponderado (1:2:4:8) ou razões personalizadas arbitrárias
• Geometria do chip: Contornos quadrados padrão ou retangulares/assimétricos personalizados para caber em layouts de circuito híbrido existentes
• Classificação de tensão: 6,3V a 100V DC
• Formato de entrega: Embalagem de waffle, gel-pak ou fita e rolo

Entre em contato conosco com seus requisitos de matriz para uma avaliação de viabilidade, estimativa de prazo de entrega e cotação. Amostras de avaliação padrão de 4 canais de 100pF são enviadas em 3–4 semanas com dados de teste paramétricos completos por canal, relatórios de casamento de canal e mapa de wafer KGD digital.