Mảng Tụ Điện Đa Tụ Tùy Chỉnh 4 Kênh 100pF 30V Tụ MOS Kiểm tra Cấp Wafer 100% Chip SLC

HACC-100S30V100 Mảng Tụ Đa Tùy Chỉnh Chip MOS Kiểm Tra Cấp Độ Wafer Tỷ Lệ Lỗi Thấp Đã Xác Minh 4 Kênh * 100pF 30V

Các HACC-100S30V100 là một mảng tụ đa lớp MOS tùy chỉnh hoàn toàn, tích hợp bốn khối tụ độc lập 100pF ±10% trên một đế chip duy nhất có kích thước 1.00 * 1.00 * 0.15mm. Mỗi kênh có miếng đệm dây nối điện cực trên riêng với khả năng kết nối dây độc lập, trong khi tất cả các kênh chia sẻ một mặt phẳng nối đất chung ở mặt sau thông qua lớp kim loại hóa TiW-Pt-Au. Được chế tạo trên silicon vùng nổi có điện trở suất cao (>1000 Ω·cm) với lớp điện môi SiO₂ nhiệt dày 300nm, mảng này thay thế bốn tụ đơn lớp rời rạc bằng một chip duy nhất — giảm các bước lắp ráp, số lượng dây nối và diện tích mạch lai tới 75%. Mỗi đế chip trải qua kiểm tra tham số DC và RF 100% ở cấp độ wafer với tỷ lệ lỗi đã xác minh dưới 10 DPPM thông qua thử nghiệm tăng tốc tuổi thọ 2 triệu giờ thiết bị theo JEDEC JESD74A, với khả năng quy trình được kiểm soát SPC (CpK >1.67).

1. Mảng Tụ Đa Tùy Chỉnh — Một Chip, Nhiều Giá Trị

HACC-ARRAY4-100S30V100 tích hợp bốn khối tụ độc lập trong một đế chip duy nhất, mỗi khối có thể kết nối dây riêng lẻ. Kiến trúc này mang lại ba lợi thế cơ bản so với các giải pháp đa chip rời rạc:

• Giảm 75% diện tích lắp ráp: Bốn chip rời rạc 0.50mm yêu cầu diện tích đế khoảng 1.75mm² bao gồm khoảng cách đặt. HACC-ARRAY4 tích hợp cả bốn tụ vào một đế chip 1.00mm² duy nhất — giảm 43% diện tích — đồng thời loại bỏ ba bước gắn đế, ba thao tác đặt và ba lần kiểm tra riêng biệt.
• Hệ số nhiệt độ phù hợp trên tất cả các kênh: Vì cả bốn khối tụ đều chia sẻ cùng một đế silicon và cùng một quy trình oxy hóa nhiệt điện môi SiO₂, TCC là 0 ±30 ppm/°C được khớp trong phạm vi ±1% giữa các kênh trong cùng một đế chip. Điều này loại bỏ sự không khớp TCC không thể tránh khỏi khi sử dụng bốn tụ rời rạc từ các vị trí wafer khác nhau (hoặc các lô wafer khác nhau) trong ứng dụng mảng pha hoặc đa kênh.
• Giảm độ tự cảm dây nối: Với một kết nối nối đất chung ở mặt sau, đường dẫn hồi tiếp nối đất chung loại bỏ độ tự cảm nối đất tích lũy của bốn tụ rời rạc. Mỗi kênh duy trì <0.05nH độ tự cảm nội tại ESL, và mặt sau chung giảm thiểu diện tích vòng lặp nối đất cho các cấu hình kết nối song song.

2. Kiến Trúc Mảng Cấu Hình — Bố Cục Tiêu Chuẩn và Tùy Chỉnh

Nền tảng HACC-ARRAY4 hỗ trợ nhiều cấu hình mảng để phù hợp với cấu trúc mạch cụ thể của bạn:

• Mảng Giá Trị Bằng Nhau 4 Kênh (tiêu chuẩn): Bốn khối 100pF độc lập trên đế vuông 1.00mm. Mỗi khối có miếng đệm điện cực trên riêng (200 * 200µm) cách nhau >150µm giữa các miếng đệm để tương thích với kết nối dây tự động. Lý tưởng cho việc chặn DC của bộ tạo chùm mảng pha 4 kênh, ghép nối SERDES 4 làn và lọc thiên vị TIA đa kênh.
• Mảng Trọng Số Nhị Phân (1:2:4:8): Bốn khối với tỷ lệ điện dung 1:2:4:8 (ví dụ: 50pF : 100pF : 200pF : 400pF). Bằng cách kết nối dây có chọn lọc các tổ hợp kênh, nhà thiết kế có thể tạo ra 15 giá trị điện dung rời rạc từ một đế chip duy nhất — thay thế toàn bộ ngân hàng tụ bằng một linh kiện. Lý tưởng cho các mạng điều chỉnh chính xác và các mạch ghép nối có thể cấu hình lại.
• Số Lượng Kênh Tùy Chỉnh (2–8 khối): Mảng từ 2 đến 8 kênh độc lập, mỗi kênh có điện dung do khách hàng chỉ định từ 5pF đến 1000pF. Hình dạng đế tùy chỉnh — tỷ lệ khung hình chữ nhật lên đến 4:1, hình chữ L hoặc bố cục hình khuyên — phù hợp với các diện tích mạch lai không tiêu chuẩn.

3. Kiểm Tra Cấp Độ Wafer — Phạm Vi Tham Số 100% Cho Mỗi Kênh

Mỗi đế chip HACC-ARRAY4 đều trải qua kiểm tra DC và RF 100% ở cấp độ wafer trước khi cắt. Chương trình kiểm tra bao phủ mọi kênh tụ trên mọi đế chip — không phải là phương pháp AQL dựa trên mẫu:

• Kiểm tra tham số DC cho mỗi kênh: Điện dung ở 1MHz/1.0Vrms (±10% giới hạn đặc tả), dòng rò ở điện áp DC định mức 30V (<10nA spec limit), and dielectric withstanding voltage (>75V, giữ 5 giây). Mỗi kênh được dò và đo riêng lẻ.
• Xác minh sự phù hợp giữa các kênh: Sự không khớp điện dung giữa bất kỳ hai kênh nào trên cùng một đế chip được xác minh <±1%. Các đế chip vượt quá giới hạn này sẽ được đánh dấu để loại trừ.
• Độ cách ly giữa các kênh: Điện trở cách ly >10¹⁰ Ω giữa các kênh liền kề ở điện áp DC 30V, với điện dung ghép nối <0.05pF. Điều này đảm bảo rằng tín hiệu RF trên một kênh không bị ghép chéo sang các kênh liền kề qua đế chip.
• Bản đồ wafer kỹ thuật số: Mỗi đế chip được phân loại theo giá trị điện dung, dòng rò và cấp độ phù hợp kênh. Bản đồ wafer định dạng KRF XML cho phép sắp xếp đế chip tự động theo mã phân loại và cung cấp khả năng truy xuất nguồn gốc đầy đủ của các đế chip đã biết tốt (KGD) cho mỗi lô hàng.

4. Tỷ Lệ Lỗi Thấp Đã Xác Minh — Xác Minh Qua Thử Nghiệm Tăng Tốc Tuổi Thọ

Tỷ lệ lỗi dưới 10 DPPM (Phần Lỗi Trên Một Triệu) không phải là mục tiêu mong muốn — đó là một chỉ số sản xuất đã được xác minh được hỗ trợ bởi cơ sở hạ tầng chất lượng sau:

• Thử nghiệm tăng tốc tuổi thọ 2 triệu giờ thiết bị: Theo JEDEC JESD74A, các mẫu sản xuất được đặt dưới điều kiện 125°C / 85% RH / 30V DC với thiên áp trong 1000 giờ (tương đương với >10 năm tuổi thọ thực tế ở 55°C / 60% RH theo mô hình gia tốc Arrhenius-Peck). Không có lỗi nào được quan sát trên bộ mẫu đủ điều kiện, cho thấy tỷ lệ lỗi được chứng minh dưới 10 DPPM ở độ tin cậy 60%.
• Kiểm tra dò cấp độ wafer 100% với phân loại không dùng mực: Mọi vị trí tụ trên mọi wafer đều được dò. Các đế chip không đạt tiêu chuẩn được lập bản đồ điện tử thay vì đánh dấu bằng mực vật lý, loại bỏ rủi ro ô nhiễm hạt mực trong môi trường phòng sạch. Bản đồ wafer được truyền trực tiếp đến bộ sắp xếp đế chip tự động.
• Quy trình kiểm soát SPC với CpK >2.0: Điện dung, dòng rò và điện áp đánh thủng được giám sát theo lô wafer bằng biểu đồ kiểm soát quy trình thống kê (SPC). Chỉ số khả năng quy trình (CpK) vượt quá 2.0 cho tất cả các tham số quan trọng, cung cấp biên độ đáng kể vượt quá tuyên bố về tỷ lệ lỗi đã xác minh.
• Hành động khắc phục vòng kín: Bất kỳ sự dịch chuyển tham số nào vượt quá 1.5σ so với giá trị trung bình của quy trình sẽ kích hoạt việc giữ lô tự động và điều tra nguyên nhân gốc rễ, ngăn chặn việc vận chuyển vật liệu có xu hướng bất thường bất kể các đế chip riêng lẻ có đáp ứng giới hạn đặc tả hay không.

5. Thông Số Kỹ Thuật Điện (T = 25°C trừ khi có ghi chú khác)

6. Tham Khảo Nhanh Lắp Ráp

• Gắn đế chip: Hàn eutectic AuSn (300–320°C, N₂/H₂) hoặc epoxy Ag dẫn điện (Epotek H20E, 120°C/30phút). Một bước gắn đế chip thay thế bốn lần đặt rời rạc.
• Kết nối dây mỗi kênh: Hàn bóng siêu âm nhiệt Au 25µm (nhiệt độ bàn 120–150°C, độ bền kéo >6gf). Mỗi kênh trong số bốn kênh có miếng đệm 200*200µm riêng với khoảng cách >150µm — tương thích với kết nối dây tuần tự tự động. Đối với các kênh kết nối song song, hàn nhiều miếng đệm vào một nút chung.
• Lưu trữ: Hộp tổ ong với bản đồ wafer KGD, được hút chân không và nạp khí nitơ. MSL 1 tuổi thọ sàn không giới hạn. Bảo quản ở 20–25°C, 40–60% RH.

7. Ứng Dụng Điển Hình

• Module T/R Bộ Tạo Chùm Mảng Pha: Bốn tụ chặn DC 100pF được khớp trong một đế chip duy nhất, với sự phù hợp TCC giữa các kênh và độ đồng nhất điện dung <±1% — rất quan trọng cho việc theo dõi biên độ và pha trên mỗi phần tử trên khẩu độ mảng.
• SERDES Đa Kênh (56/112 Gbps PAM4): Bốn kênh chặn DC độc lập cho đường truyền hoặc nhận 4 làn, thay thế bốn tụ rời rạc bằng một linh kiện và giảm độ phức tạp lắp ráp trong các bộ giao tiếp module quang mật độ cao.
• Mạng Ghép Nối Điều Chỉnh Đa Băng Tần: Mảng trọng số nhị phân (1:2:4:8) cung cấp 15 tổ hợp điện dung có thể chọn thông qua kết nối dây có chọn lọc — cho phép điều chỉnh trở kháng sau lắp ráp mà không cần thay thế linh kiện.
• Bộ Chuyển Đổi Hạ Tần Đa Kênh Truyền Thông Vệ Tinh: Tỷ lệ lỗi dưới Ppm và kiểm tra cấp độ wafer 100% theo tiêu chuẩn đủ điều kiện ESCC cung cấp độ tin cậy cần thiết cho các tải trọng chòm sao LEO/MEO với tuổi thọ nhiệm vụ 10–15 năm.
• Điện tử Chân Thiết Bị Kiểm Tra Tự Động (ATE): Bốn tụ bypass được khớp cho mỗi kênh điện tử chân trong một chip duy nhất, với khả năng truy xuất nguồn gốc bản đồ wafer KGD hỗ trợ yêu cầu hiệu chuẩn ISO 17025.

8. Đặt Hàng và Cấu Hình Tùy Chỉnh

Sản phẩm tiêu chuẩn được vận chuyển dưới dạng HACC-100S30V100: 4 kênh, 100pF mỗi kênh, 30V, đế chip 1.00 * 1.00mm trong hộp tổ ong với bản đồ wafer KGD. Cấu hình tùy chỉnh có sẵn theo yêu cầu với số lượng đặt hàng tối thiểu bắt đầu từ 100 chiếc:

• Số lượng kênh: 2, 3, 4, 6 hoặc 8 kênh độc lập
• Điện dung mỗi kênh: 5pF đến 1000pF (bất kỳ giá trị nào, bất kỳ tổ hợp nào)
• Cấu trúc mảng: Giá trị bằng nhau, trọng số nhị phân (1:2:4:8) hoặc tỷ lệ tùy chỉnh tùy ý
• Hình dạng đế chip: Hình vuông tiêu chuẩn hoặc hình chữ nhật/bất đối xứng tùy chỉnh để phù hợp với bố cục mạch lai hiện có
• Điện áp định mức: 6.3V đến 100V DC
• Định dạng giao hàng: Hộp tổ ong, gel-pak hoặc băng và cuộn

Liên hệ với chúng tôi với các yêu cầu về mảng của bạn để đánh giá tính khả thi, ước tính thời gian giao hàng và báo giá. Mẫu đánh giá 4 kênh 100pF tiêu chuẩn được vận chuyển trong vòng 3–4 tuần với đầy đủ dữ liệu tham số cho mỗi kênh, báo cáo phù hợp kênh và bản đồ wafer KGD kỹ thuật số.