Custom Multi Capacitor Array 4 Channel 100pF 30V MOS Capacitor 100 Persen Wafer Level Diuji Chip SLC

HACC-100S30V100 Array Multi-Kapastor Kustom MOS Chip 4 Saluran * 100pF 30V Diuji Tingkat Wafer Diverifikasi Tingkat Cacat Rendah

The HACC-100S30V100 adalah array multi-kapasitor MOS lapisan tunggal yang sepenuhnya dapat disesuaikan yang mengintegrasikan empat blok kapasitor independen 100pF ±10% pada satu die 1,00 * 1,00 * 0,15mm. Setiap saluran memiliki bantalan ikatan elektroda atasnya sendiri dengan akses ikatan kawat independen, sementara semua saluran berbagi bidang tanah belakang umum melalui metalisasi TiW-Pt-Au. Dibuat pada silikon zona apung dengan resistivitas tinggi (>1000 Ω·cm) dengan dielektrik SiO₂ termal 300nm, array ini menggantikan empat kapasitor lapisan tunggal diskrit dengan satu chip — mengurangi langkah perakitan, jumlah kawat ikatan, dan jejak sirkuit hibrida hingga 75%. Setiap die menjalani pengujian parametrik DC dan RF tingkat wafer 100% dengan tingkat cacat terverifikasi di bawah 10 DPPM melalui pengujian hidup yang dipercepat 2 juta jam perangkat per JEDEC JESD74A, dengan kemampuan proses yang dikontrol SPC (CpK >1,67).

1. Array Multi-Kapasitor yang Dapat Disesuaikan — Satu Chip, Beberapa Nilai

HACC-ARRAY4-100S30V100 mengintegrasikan empat blok kapasitor independen dalam satu die, masing-masing dapat diikat kawat secara individual. Arsitektur ini memberikan tiga keuntungan mendasar dibandingkan solusi multi-chip diskrit:

• Pengurangan jejak perakitan 75%: Empat chip diskrit 0,50mm membutuhkan area pembawa sekitar 1,75mm² termasuk jarak penempatan. HACC-ARRAY4 mengintegrasikan keempat kapasitor ke dalam satu die 1,00mm² — pengurangan area 43% — sambil menghilangkan tiga langkah pemasangan die, tiga operasi penempatan, dan tiga inspeksi terpisah.
• Koefisien suhu yang cocok di semua saluran: Karena keempat blok kapasitor berbagi substrat silikon yang sama dan proses oksidasi termal dielektrik SiO₂ yang sama, TCC 0 ±30 ppm/°C dicocokkan hingga ±1% antar saluran dalam die. Ini menghilangkan ketidakcocokan TCC yang pasti timbul ketika empat kapasitor diskrit dari posisi wafer yang berbeda (atau lot wafer yang berbeda) digunakan dalam aplikasi array bertahap atau multi-saluran.
• Induktansi kawat ikatan yang berkurang: Dengan satu koneksi tanah belakang yang dibagikan, jalur kembali tanah umum menghilangkan induktansi tanah kumulatif dari empat kapasitor diskrit. Setiap saluran mempertahankan <0,05nH ESL intrinsiknya sendiri, dan bagian belakang yang dibagikan meminimalkan area loop tanah untuk konfigurasi yang terhubung secara paralel.

2. Arsitektur Array yang Dapat Dikonfigurasi — Tata Letak Standar dan Kustom

Platform HACC-ARRAY4 mendukung beberapa konfigurasi array untuk mencocokkan topologi sirkuit spesifik Anda:

• Array Nilai Sama 4-Saluran (standar): Empat blok 100pF independen pada die persegi 1,00mm. Setiap blok memiliki bantalan elektroda atasnya sendiri (200 * 200µm) yang berjarak lebih dari 150µm antar bantalan untuk pengikatan otomatis yang kompatibel. Ideal untuk pemblokiran DC pembentuk sinar array bertahap 4-saluran, kopling SERDES 4-jalur, dan penyaringan bias TIA multi-saluran.
• Array Berbobot Biner (1:2:4:8): Empat blok dengan rasio kapasitansi 1:2:4:8 (misalnya, 50pF : 100pF : 200pF : 400pF). Dengan secara selektif mengikat kawat kombinasi saluran, desainer dapat mewujudkan 15 nilai kapasitansi diskrit dari satu die — menggantikan seluruh bank kapasitor dengan satu komponen. Ideal untuk jaringan penyetelan presisi dan sirkuit pencocokan yang dapat dikonfigurasi ulang.
• Jumlah Saluran Kustom (2–8 blok): Array dari 2 hingga 8 saluran independen, masing-masing dengan kapasitansi yang ditentukan pelanggan dari 5pF hingga 1000pF. Geometri die kustom — rasio aspek persegi panjang hingga 4:1, bentuk L, atau tata letak anular — mengakomodasi jejak sirkuit hibrida non-standar.

3. Pengujian Tingkat Wafer — Cakupan Parametrik 100% per Saluran

Setiap die HACC-ARRAY4 menjalani pengujian DC dan RF tingkat wafer 100% sebelum pemotongan. Program pengujian mencakup setiap saluran kapasitor pada setiap die — bukan pendekatan AQL berbasis sampel:

• Pengujian parametrik DC per saluran: Kapasitansi pada 1MHz/1,0Vrms (±10% batas spesifikasi), arus bocor pada tegangan DC 30V yang dinilai (<10nA spec limit), and dielectric withstanding voltage (>75V, penahanan 5 detik). Setiap saluran diuji dan diukur secara individual.
• Verifikasi pencocokan antar saluran: Ketidakcocokan kapasitansi antara dua saluran mana pun pada die yang sama diverifikasi <±1%. Die yang melebihi batas ini diberi tinta untuk dikecualikan.
• Isolasi antar saluran: Resistansi isolasi >10¹Ω antara saluran yang berdekatan pada tegangan DC 30V, dengan kapasitansi kopling <0,05pF. Ini memastikan bahwa sinyal RF pada satu saluran tidak saling berpasangan ke saluran yang berdekatan melalui substrat.
• Peta wafer digital: Setiap die dikelompokkan berdasarkan nilai kapasitansi, kebocoran, dan tingkat pencocokan saluran. Peta wafer format KRF XML memungkinkan penyortiran die otomatis berdasarkan kode bin dan memberikan ketertelusuran known-good-die (KGD) lengkap untuk setiap lot yang dikirim.

4. Tingkat Cacat Rendah yang Diverifikasi — Diverifikasi Melalui Pengujian Hidup yang Dipercepat

Tingkat cacat di bawah 10 DPPM (Defective Parts Per Million) bukanlah tujuan aspirasional — ini adalah metrik produksi yang diverifikasi yang didukung oleh infrastruktur kualitas berikut:

• Pengujian hidup yang dipercepat 2 juta jam perangkat: Sesuai JEDEC JESD74A, sampel produksi dikenakan bias 125°C / 85% RH / 30V DC selama 1000 jam (setara dengan >10 tahun masa pakai lapangan pada 55°C / 60% RH menurut model percepatan Arrhenius-Peck). Nol kegagalan diamati di seluruh set sampel kualifikasi, menghasilkan tingkat cacat yang ditunjukkan di bawah 10 DPPM pada kepercayaan 60%.
• Probe tingkat wafer 100% dengan pengelompokan tanpa tinta: Setiap situs kapasitor pada setiap wafer diuji. Die yang tidak sesuai spesifikasi dipetakan secara elektronik daripada diberi tinta secara fisik, menghilangkan risiko kontaminasi partikel tinta di lingkungan ruang bersih. Peta wafer ditransfer langsung ke penyortir die pick-and-place otomatis.
• Proses yang dikontrol SPC dengan CpK >2,0: Kapasitansi, kebocoran, dan tegangan tembus dipantau per lot wafer menggunakan bagan kontrol proses statistik (SPC). Indeks kemampuan proses (CpK) melebihi 2,0 untuk semua parameter kritis, memberikan margin yang cukup di luar klaim tingkat cacat yang diverifikasi.
• Tindakan korektif loop tertutup: Pergeseran parametrik apa pun yang melebihi 1,5σ dari rata-rata proses memicu penahanan lot otomatis dan investigasi akar penyebab, mencegah pengiriman material yang tidak sesuai tren terlepas dari apakah die individu memenuhi batas spesifikasi.

5. Spesifikasi Listrik (T = 25°C kecuali dicatat)

6. Referensi Cepat Perakitan

• Pemasangan Die: Solder eutektik AuSn (300–320°C, N₂/H₂) atau epoksi Ag konduktif (Epotek H20E, 120°C/30menit). Langkah pemasangan die tunggal menggantikan empat penempatan diskrit.
• Pengikatan Kawat per Saluran: Pengikatan bola termasonik Au 25µm (tahap 120–150°C, kekuatan tarik >6gf). Masing-masing dari empat saluran memiliki bantalan 200*200µm sendiri dengan jarak >150µm — kompatibel dengan pengikatan sekuensial otomatis. Untuk saluran yang terhubung secara paralel, ikat beberapa bantalan ke node umum.
• Penyimpanan: Kemasan waffle dengan peta wafer KGD, disegel vakum dengan aliran nitrogen. MSL 1 masa pakai lantai tidak terbatas. Simpan pada 20–25°C, 40–60% RH.

7. Aplikasi Khas

• Modul T/R Pembentuk Sinar Array Bertahap: Empat kapasitor pemblokiran DC 100pF yang cocok dalam satu die, dengan pencocokan TCC antar saluran dan keseragaman kapasitansi <±1% — penting untuk pelacakan amplitudo dan fase per elemen di seluruh apertur array.
• SERDES Multi-Saluran (56/112 Gbps PAM4): Empat saluran pemblokiran DC independen untuk jalur transmisi atau penerimaan 4-jalur, menggantikan empat kapasitor diskrit dengan satu komponen dan mengurangi kompleksitas perakitan pada interposer modul optik berdensitas tinggi.
• Jaringan Pencocokan yang Dapat Ditala Multi-Band: Array berbobot biner (1:2:4:8) menyediakan 15 kombinasi kapasitansi yang dapat dipilih melalui pengikatan kawat selektif — memungkinkan penyetelan impedansi pasca-perakitan tanpa penggantian komponen.
• Downconverter Multi-Saluran Komunikasi Satelit: Tingkat cacat sub-PPM dan pengujian tingkat wafer 100% sesuai standar kualifikasi ESCC memberikan keandalan yang diperlukan untuk muatan konstelasi LEO/MEO dengan masa pakai misi 10–15 tahun.
• Elektronik Pin Peralatan Uji Otomatis (ATE): Empat kapasitor bypass yang cocok per saluran elektronik pin dalam satu chip, dengan ketertelusuran peta wafer KGD yang mendukung persyaratan kalibrasi ISO 17025.

8. Pemesanan dan Konfigurasi Kustom

Produk standar dikirim sebagai HACC-100S30V100: 4-saluran, 100pF per saluran, 30V, die 1,00 * 1,00mm dalam kemasan waffle dengan peta wafer KGD. Konfigurasi kustom tersedia berdasarkan permintaan dengan jumlah pesanan minimum mulai dari 100 buah:

• Jumlah saluran: 2, 3, 4, 6, atau 8 saluran independen
• Kapasitansi per saluran: 5pF hingga 1000pF (nilai apa pun, kombinasi apa pun)
• Topologi array: Nilai sama, berbobot biner (1:2:4:8), atau rasio kustom sewenang-wenang
• Geometri die: Persegi standar atau garis luar persegi panjang/asimetris kustom agar sesuai dengan tata letak sirkuit hibrida yang ada
• Peringkat tegangan: 6,3V hingga 100V DC
• Format pengiriman: Kemasan waffle, gel-pak, atau tape-and-reel

Hubungi kami dengan persyaratan array Anda untuk penilaian kelayakan, perkiraan waktu tunggu, dan kutipan. Sampel evaluasi standar 4-saluran 100pF dikirim dalam 3–4 minggu dengan data uji parametrik per saluran lengkap, laporan pencocokan saluran, dan peta wafer KGD digital.