Custom Multi-Kondensator Array 4 Channel 100pF 30V MOS Kondensator 100 Prozent Wafer Level getestet SLC Chip

HACC-100S30V100 Benutzerdefinierte Multi-Kondensator-Array MOS-Chip 4 Kanäle * 100pF 30V Wafer-Level Getestet Verifiziert Niedrige Fehlerrate

Der HACC-100S30V100 ist ein vollständig anpassbares einlagiges MOS-Multi-Kondensator-Array, das vier unabhängige 100pF ±10% Kondensatorblöcke auf einem einzigen 1,00 * 1,00 * 0,15mm Die integriert. Jeder Kanal verfügt über ein eigenes Top-Elektroden-Bondpad mit unabhängigem Drahtbondzugang, während sich alle Kanäle eine gemeinsame Rückseiten-Massefläche durch TiW-Pt-Au-Metallisierung teilen. Hergestellt auf hochohmigem Float-Zone-Silizium (>1000 Ω·cm) mit 300nm thermischem SiO₂-Dielektrikum ersetzt dieses Array vier diskrete einlagige Kondensatoren durch einen einzigen Chip — wodurch Montage-Schritte, die Anzahl der Bonddrähte und der Footprint von Hybrid-Schaltungen um bis zu 75% reduziert werden. Jedes Die durchläuft eine 100%ige Wafer-Level DC- und RF-Parametertestung mit einer verifizierten Fehlerrate von unter 10 DPPM durch 2 Millionen Geräte-Stunden beschleunigte Lebensdauerprüfung gemäß JEDEC JESD74A, mit SPC-gesteuerter Prozessfähigkeit (CpK >1,67).

1. Benutzerdefinierte Multi-Kondensator-Arrays — Ein Chip, Mehrere Werte

Der HACC-ARRAY4-100S30V100 integriert vier unabhängige Kondensatorblöcke in einem einzigen Die, die jeweils individuell bondbar sind. Diese Architektur bietet drei grundlegende Vorteile gegenüber diskreten Multi-Chip-Lösungen:

• 75% Reduzierung des Montage-Footprints: Vier diskrete 0,50mm Chips benötigen etwa 1,75mm² Trägerfläche einschließlich Platzierungsabstand. Der HACC-ARRAY4 integriert alle vier Kondensatoren in ein einziges 1,00mm² Die — eine Flächenreduzierung von 43% — und eliminiert gleichzeitig drei Die-Attach-Schritte, drei Platzierungsoperationen und drei separate Inspektionen.
• Abgestimmter Temperaturkoeffizient über alle Kanäle: Da alle vier Kondensatorblöcke denselben Siliziumsubstrat und denselben thermischen Oxidationsprozess für SiO₂-Dielektrikum teilen, ist der TCC von 0 ±30 ppm/°C innerhalb von ±1% kanalübergreifend innerhalb des Dies abgestimmt. Dies eliminiert die TCC-Fehlanpassung, die zwangsläufig auftritt, wenn vier diskrete Kondensatoren von verschiedenen Wafer-Positionen (oder verschiedenen Wafer-Lots) in einer Phased-Array- oder Mehrkanal-Anwendung verwendet werden.
• Reduzierte Bonddraht-Induktivität: Mit einer einzigen gemeinsamen Rückseiten-Masseverbindung eliminiert der gemeinsame Masse-Rückweg die kumulative Masse-Induktivität von vier diskreten Kondensatoren. Jeder Kanal behält seine eigene <0,05nH intrinsische ESL, und die gemeinsame Rückseite minimiert die Masse-Schleifenfläche für parallel geschaltete Konfigurationen.

2. Konfigurierbare Array-Architektur — Standard- und kundenspezifische Layouts

Die HACC-ARRAY4-Plattform unterstützt mehrere Array-Konfigurationen, um Ihre spezifische Schaltungstopologie anzupassen:

• 4-Kanal-Array mit gleichem Wert (Standard): Vier unabhängige 100pF-Blöcke auf einem 1,00mm quadratischen Die. Jeder Block hat sein eigenes Top-Elektroden-Pad (200 * 200µm) mit einem Abstand von >150µm Pad-zu-Pad-Pitch für kompatibles automatisiertes Bonden. Ideal für 4-Kanal-Phased-Array-Beamformer DC-Blocking, 4-Lane-SERDES-Kopplung und Mehrkanal-TIA-Bias-Filterung.
• Binär gewichtetes Array (1:2:4:8): Vier Blöcke mit Kapazitätsverhältnissen von 1:2:4:8 (z.B. 50pF : 100pF : 200pF : 400pF). Durch selektives Bonden von Kanal-Kombinationen kann der Entwickler 15 diskrete Kapazitätswerte aus einem einzigen Die realisieren — und ersetzt eine ganze Kondensatorbank durch eine Komponente. Ideal für Präzisions-Tuning-Netzwerke und rekonfigurierbare Matching-Schaltungen.
• Benutzerdefinierte Kanalanzahl (2–8 Blöcke): Arrays von 2 bis 8 unabhängigen Kanälen, jeder mit kundenspezifischer Kapazität von 5pF bis 1000pF. Kundenspezifische Die-Geometrien — rechteckige Seitenverhältnisse bis zu 4:1, L-Form oder ringförmige Layouts — passen sich nicht standardmäßigen Hybrid-Schaltungs-Footprints an.

3. Wafer-Level-Testung — 100% Parametrische Abdeckung pro Kanal

Jedes HACC-ARRAY4-Die durchläuft vor dem Zerteilen eine 100%ige Wafer-Level DC- und RF-Testung. Das Testprogramm deckt jeden Kondensatorkanal auf jedem Die ab — kein stichprobenartiger AQL-Ansatz:

• DC-Parametertest pro Kanal: Kapazität bei 1MHz/1,0Vrms (±10% Spezifikationsgrenze), Leckstrom bei Nennspannung von 30V DC (<10nA spec limit), and dielectric withstanding voltage (>75V, 5-Sekunden-Haltezeit). Jeder Kanal wird einzeln gemessen.
• Verifizierung der Kanal-zu-Kanal-Abstimmung: Kapazitätsfehlanpassung zwischen zwei beliebigen Kanälen auf demselben Die wird verifiziert <±1%. Dies, die diese Grenze überschreiten, werden markiert und ausgeschlossen.
• Kanal-zu-Kanal-Isolation: Isolationswiderstand >10¹⁰ Ω zwischen benachbarten Kanälen bei 30V DC, mit Kopplungskapazität <0,05pF. Dies stellt sicher, dass RF-Signale auf einem Kanal nicht über das Substrat auf benachbarte Kanäle gekoppelt werden.
• Digitaler Wafer-Plan: Jedes Die wird nach Kapazitätswert, Leckstrom und Kanalabstimmungsgrad sortiert. Der Wafer-Plan im XML KRF-Format ermöglicht die automatische Sortierung von Dies nach Bin-Code und bietet eine vollständige KGD (Known-Good-Die)-Rückverfolgbarkeit für jede versendete Charge.

4. Verifizierte niedrige Fehlerrate — Verifiziert durch beschleunigte Lebensdauerprüfung

Eine Fehlerrate von unter 10 DPPM (Defective Parts Per Million) ist kein angestrebtes Ziel — es ist eine verifizierte Produktionsmetrik, die durch die folgende Qualitätsinfrastruktur unterstützt wird:

• 2 Millionen Geräte-Stunden beschleunigte Lebensdauerprüfung: Gemäß JEDEC JESD74A werden Produktionsmuster 1000 Stunden lang bei 125°C / 85% RH / 30V DC Bias getestet (entspricht >10 Jahren Feldlebensdauer bei 55°C / 60% RH gemäß Arrhenius-Peck-Beschleunigungsmodell). Keine Ausfälle im Qualifikationsmuster-Set, was eine nachgewiesene Fehlerrate von unter 10 DPPM bei 60% Konfidenz ergibt.
• 100% Wafer-Level-Sondierung mit tintenfreier Binning: Jede Kondensatorstelle auf jedem Wafer wird gesondert. Außerhalb der Spezifikation liegende Dies werden elektronisch kartiert statt physisch markiert, wodurch das Risiko einer Tintenpartikelkontamination in der Reinraumumgebung entfällt. Der Wafer-Plan wird direkt an den automatischen Pick-and-Place-Die-Sortierer übertragen.
• SPC-gesteuerter Prozess mit CpK >2,0: Kapazität, Leckstrom und Durchbruchspannung werden pro Wafer-Charge mithilfe von statistischen Prozesskontrolldiagrammen (SPC) überwacht. Der Prozessfähigkeitsindex (CpK) übersteigt 2,0 für alle kritischen Parameter und bietet eine erhebliche Marge über die verifizierte Fehlerratenangabe hinaus.
• Closed-Loop-Korrekturmaßnahmen: Jede parametrische Verschiebung, die 1,5σ vom Prozessmittelwert abweicht, löst eine automatische Chargenhaltung und eine Ursachenuntersuchung aus, wodurch Material außerhalb des Trends vom Versand ausgeschlossen wird, unabhängig davon, ob einzelne Dies die Spezifikationsgrenzen erfüllen.

5. Elektrische Spezifikationen (T = 25°C, sofern nicht anders angegeben)

6. Montage-Schnellübersicht

• Die-Attach: AuSn-Eutektiklötung (300–320°C, N₂/H₂) oder leitfähiger Ag-Epoxidharz (Epotek H20E, 120°C/30min). Ein einziger Die-Attach-Schritt ersetzt vier diskrete Platzierungen.
• Drahtbonden pro Kanal: 25µm Au thermosonisches Kugelbonden (120–150°C Stufe, >6gf Zugfestigkeit). Jeder der vier Kanäle hat sein eigenes 200*200µm Pad mit >150µm Pitch — kompatibel mit automatisiertem sequenziellem Bonden. Für parallel geschaltete Kanäle mehrere Pads zu einem gemeinsamen Knoten verbinden.
• Lagerung: Waffelpackung mit KGD-Wafer-Plan, vakuumversiegelt mit Stickstoffspülung. MSL 1 unbegrenzte Standzeit. Lagern bei 20–25°C, 40–60% RH.

7. Typische Anwendungen

• Phased-Array-Beamformer T/R-Module: Vier abgestimmte 100pF DC-Blockierkondensatoren in einem einzigen Die, mit kanalübergreifender TCC-Abstimmung und Kapazitätsgleichmäßigkeit <±1% — entscheidend für die Amplituden- und Phasenverfolgung pro Element über die Array-Apertur.
• Mehrkanal-SERDES (56/112 Gbps PAM4): Vier unabhängige DC-Blockierkanäle für 4-Lane-Sende- oder Empfangswege, die vier diskrete Kondensatoren durch eine Komponente ersetzen und die Montagekomplexität in Hochdichte-Optikmodul-Interposern reduzieren.
• Mehrband-abstimmbare Matching-Netzwerke: Binär gewichtetes Array (1:2:4:8) bietet 15 wählbare Kapazitätskombinationen durch selektives Bonden — ermöglicht Impedanzabstimmung nach der Montage ohne Komponentenaustausch.
• Satellitenkommunikations-Mehrkanal-Downkonverter: Sub-PPM-Fehlerrate und 100% Wafer-Level-Testung nach ESCC-Qualifikationsstandards bieten die Zuverlässigkeit, die für LEO/MEO-Konstellationsnutzlasten mit 10–15 Jahren Missionslebensdauer erforderlich ist.
• Automatisierte Testgeräte (ATE) Pin-Elektronik: Vier abgestimmte Bypass-Kondensatoren pro Pin-Elektronikkanal in einem einzigen Chip, mit KGD-Wafer-Plan-Rückverfolgbarkeit zur Unterstützung von ISO 17025 Kalibrierungsanforderungen.

8. Bestellung und kundenspezifische Konfiguration

Standardprodukt wird als HACC-100S30V100 geliefert: 4-Kanal, 100pF pro Kanal, 30V, 1,00 * 1,00mm Die in Waffelpackung mit KGD-Wafer-Plan. Kundenspezifische Konfigurationen auf Anfrage mit Mindestbestellmengen ab 100 Stück erhältlich:

• Kanalanzahl: 2, 3, 4, 6 oder 8 unabhängige Kanäle
• Kapazität pro Kanal: 5pF bis 1000pF (beliebiger Wert, beliebige Kombination)
• Array-Topologie: Gleicher Wert, binär gewichtet (1:2:4:8) oder beliebige kundenspezifische Verhältnisse
• Die-Geometrie: Standard quadratisch oder kundenspezifische rechteckige/asymmetrische Umrisse zur Anpassung an bestehende Hybrid-Schaltungs-Layouts
• Spannungsfestigkeit: 6,3V bis 100V DC
• Lieferformat: Waffelpackung, Gel-Pack oder Tape-and-Reel

Kontaktieren Sie uns mit Ihren Array-Anforderungen für eine Machbarkeitsbewertung, eine Lieferzeitenschätzung und ein Angebot. Standard 4-Kanal 100pF Evaluierungsmuster werden innerhalb von 3–4 Wochen mit vollständigen parametrischen Testdaten pro Kanal, Kanalabstimmungsberichten und digitalem KGD-Wafer-Plan versendet.