カスタムマルチキャパシタアレイ 4チャンネル 100pF 30V MOSキャパシタ 100%ウェーハレベルテスト済みSLCチップ

HACC-100S30V100 カスタムマルチコンデンサー配列 MOSチップ 4チャネル * 100pF 30V ウェーファーレベル試験 低欠陥率を確認

についてHACC-100S30V100完全にカスタマイズ可能な単層MOS多電容器配列で,単一の1.00 * 1.00 * 0.15mmダイに4つの独立した100pF ± 10%電容器ブロックを統合する.各チャネルは,独立したワイヤーボンドアクセスを持つ独自のトップ電極結合パッドを備えています,すべてのチャネルはTiW-Pt-Au金属化によって共通の裏側地面平面を共有している.高耐性浮気ゾーンシリコン (>1000 Ω·cm) で300nm熱性SiO2介電体で製造されている.この配列は4つの単層コンデンサを1つのチップで置き換えます結合線数とハイブリッド回路の足跡は 75%まで増加しますすべての模具は,JEDEC JESD74Aごとに200万デバイス時間加速寿命試験を通じて,検証された欠陥率が10DPPM未満の100%のワファーレベルDCおよびRFパラメトリックテストを受けます.SPC 制御されたプロセス能力 (CpK >1.67)

1. 調整可能な多コンデンサトアレイ 片チップ,複数の値

HACC-ARRAY4-100S30V100は4つの独立したコンデンサータブロックを単一のダイに統合し,それぞれ個別にワイヤー結合可能である.このアーキテクチャは,分散型マルチチップソリューションに比べて3つの基本的な利点を提供します.:

• 75%の組み立て足跡削減:4つの離散0.50mmチップには,配置間隔を含む約1.75mm2のキャリアエリアが必要です. HACC-ARRAY4は4つのコンデンサを1つに統合します.00mm2 模具の面積を43%削減し,3つの模具の固定ステップを排除する3つの配置作業と3つの別々の検査.
• すべてのチャネルで一致する温度係数:4つのコンデンサータブロックが同じシリコン基板と 同じSiO2電解熱酸化プロセスを共有しているため0 ±30 ppm/°CのTCCは,ダイ内でチャネルからチャネルまでの ±1%の精度でマッチされます..これは,フェーズ配列またはマルチチャネルアプリケーションで異なるウェーファー位置 (または異なるウェーファーロット) から4つの離散コンデンサが使用されるときに必然的に発生するTCC不一致を排除する.
• 結合ワイヤのインダクタンス減少:単一の共有されたバックサイド・グラウンド接続により,共通のグラウンド・リターン・パスは4つの離散コンデンサターの累積的なグラウンド・インダクタンスを取り除く.各チャネルは独自の<0を維持する.05nH 内在的なESL,そして共有された裏側では,並列接続の構成のために地ループ面積を最小限にします.

2. 構成可能な配列アーキテクチャ 標準およびカスタムレイアウト

HACC-ARRAY4 プラットフォームは,特定の回路トポロジーに対応する複数の配列構成をサポートします:

• 4チャネル等価配列 (標準):1.00mmの四角形模板上に4つの独立した100pFブロック.各ブロックには互換的な自動結合のために>150μmのパッド対パッドピッチを隔てた独自のトップ電極パッド (200 * 200μm) があります.4チャネル段階配列ビームホルマーDCブロックに最適4レーンSERDESコップリングと多チャンネルTIAバイアスフィルタリング
• バイナリー重量配列 (1:2:48 について容量比が1の4つのブロック2:4選択的にワイヤー結合の組み合わせによって,電波が電波の電波と結合する際に,電波が電波の電波と結合するときに,電波が電波と結合するときに,電波が電波と結合するときに,電波が電波と結合するときに,電波が電波と結合するときに,電波が電波と結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合するときに,電波が結合する.設計者は単一のダイから15個の離散容量値を実現できます精密調節ネットワークと再構成可能なマッチング回路に最適です
• カスタムチャネル数 (28ブロック):2から8つの独立したチャネルからなる配列,それぞれが5pFから1000pFまでの顧客指定容量を持つ.カスタム型ダイ幾何学:長方形の側面比4まで:1標準化されていないハイブリッド回路の足跡に対応します.

3ワッファーレベル試験 チャンネルごとに100%のパラメトリックカバー

各HACC-ARRAY4模板は,模板化前に100%のウェーファーレベルDCおよびRFテストを受けます.試験プログラムは,各模板のすべてのコンデンサータチャネルをカバーします.

• DCパラメータ試験 チャンネルごとに:1MHz/1.0Vrmsの電容量 (スペック上限±10%),30V DC (<10nAスペック上限) の名値の流出電流,および介電耐電電圧 (>75V,5秒間).各チャネルが個別に探査され測定されます.
• チャンネル間マッチングの確認:同じダイの任意の2つのチャネル間の容量不一致は<±1%と確認される.この制限を超えたダイは除外するためにインクされる.
• チャンネル間隔隔:隔離抵抗 >1010 Ω 30V DC の隣接チャンネル間,結合容量 <0.05pF.これは,1つのチャネルのRF信号が基板を通って隣接するチャネルに交差結合しないことを保証します.
• デジタル・ウェーバー・マップ各ダイは容量値,漏れ,チャネルマッチング等級によって入荷されます.XML KRF 形式のウエファーマップは,ビンのコードによる自動型ダイソートが可能になり,各輸送品の完全な既知の良好ダイ (KGD) 追跡が可能になります..

4低欠陥率を検証 寿命試験を加速させることで確認

欠陥率は100万台当たり10DPPM (デフェクトパーツ・パーツ・パーツ・パー・ミリオン) 以下の水準を下回るという目標は 望ましい目標ではありません.

• 2百万装置時間加速寿命試験:JEDEC JESD74A により,生産サンプルは1000時間 (1000時間) 125°C / 85% RH / 30V DCバイアスにさらされる (アルレニアス・ペック加速モデルでは55°C / 60% RHで>10年のフィールドライフに相当する).資格サンプル全体でゼロの失敗が観察されました, 60% の信頼度で 10 DPPM 以下の 証明された欠陥率が得られる.
• 100% ワッフルレベルの探査機,インクなしの包装:各パネルのコンデンサータが 検知され 仕様に合わないパネルは 物理的にインクするのではなく 電子的にマッピングされますクリーンルーム環境におけるインク粒子の汚染リスクを排除するワイファーマップは自動ピック・アンド・ポジション・ダイソートに直接転送されます.
• CpK > 2 とするSPC制御プロセス0:容量,漏れ,断熱電圧は,統計的プロセス制御 (SPC) 図を用いて,ワッファー・ロットごとにモニタリングされる.すべての重要なパラメータではプロセス能力指数 (CpK) が2.0を超える.確認された欠陥率の請求額を超えた実質的な利回りを提供する.
• 閉鎖回路の補正措置:プロセスの平均値から 1.5σを超えるパラメータシフトは,自動的なロット保持と根本原因調査を誘発する.標準規格の限界を満たしているかどうかに関わらず,流行していない材料の出荷を防止する.

5電気仕様 (T = 25°C 記載がない限り)

6. 組み立ての迅速な参照

• デイアタッチ:AuSnユーテキス溶接器 (300°C~320°C,N2/H2) または導電性アグエポキシ (Epotek H20E,120°C/30min).単一のダイアアサッチステップは4つの離散な配置に置き換えられます.
• チャンネルごとにワイヤー結合:25μm Au熱音波結合 (120~150°C段階,>6gf引力). 4つのチャネルのそれぞれに,自動的な連続結合と互換性のある>150μmピッチの独自の200*200μmパッドがあります.パラレル接続チャンネル複数のパッドを共通のノードに結合します
• 保存:ワッフルパックとKGDワッフルマップ,真空密閉窒素浄化.MSL 1 制限のない床寿命. 20 〜 25 °C, 40 〜 60% RH に保管する.

7典型的な用途

• 段階系ビームフォルマー T/R モジュール:4つの 100pF DC ブロックコンデンサが 1つのダイでチャンネル間TCCマッチングと容量均一性 <±1% 要素単位幅と配列アパレル全体における相追跡に不可欠.
• 複数のチャンネルSERDES (56/112 Gbps PAM4):4つの独立系DCブロックチャネルで,4レーン送信または受信経路4つの離散コンデンサを1つのコンポーネントに置き換えて高密度光学モジュールインターポーザーにおける組立の複雑さを減らす.
• 多帯域調整可能なマッチングネットワーク:バイナリ・ウェイトされた配列 (1:2:4:8) 選択的なワイヤ結合によって15の選択可能な容量組み合わせを提供し,部品交換なしで組立後のインペダンスチューニングを可能にします.
• 衛星通信の多チャンネルダウンコンバーター:ESCCの資格基準によるサブPPMの欠陥率と100%のウェーファーレベル試験は,10~15年のミッション寿命を持つLEO/MEOコンステレーションのペイロードに必要な信頼性を提供します.
• 自動化試験装置 (ATE) ピン電子:単一のチップにピン電子チャネルごとに4つのマッチされたバイパスコンデンサ,ISO 17025校正要件をサポートするKGDウェーファーマップの追跡性.

8オーダーとカスタム構成

HACC-100S30V100の標準製品: 4チャネル,1チャネルあたり100pF,30V,1.00 * 1.00mmは,KGDのワッフルマップ付きのワッフルパックに詰め込まれています.注文可能なカスタム構成で,最低注文量は100個から始まります:

• チャンネル数:23,4,6または8つの独立したチャンネル
• チャンネルあたりの容量:5pFから1000pF (任意の値,任意の組み合わせ)
• 配列トポロジー:同価で二進重量化される (1:2:4:8) または任意のカスタム比率
• デイ・ジオメトリ既存のハイブリッド回路のレイアウトに適合する標準の四角形またはカスタム直角形/不対称の輪郭
• 定位電圧:6.3Vから100V DC
• 配達形式:ワッフルパック,ゲルパック,テープ・アンド・ロール

連絡してください実現可能性の評価,リードタイムの推定,およびオートメントのためのあなたの配列の要件と.標準の4チャネル100pF評価サンプルは,3~4週間以内に各チャネルパラメトリックテストの完全なデータとともに出荷する.,チャンネルマッチングレポート,デジタルKGDウエファーマップ.