| Marca: | Hoan |
| Número do modelo: | HACC102S50V300 |
| Quantidade mínima: | 10 peças |
| Condições de pagamento: | T/T,L/C,D/A,D/P |
Visão geral do produto: O HACC102S50V300 é um capacitor de metal-óxido-semicondutor (MOS) de camada única com uma capacitância nominal de 1000pF (1nF) ±10% e uma tensão de trabalho de 50V DC. Ele utiliza um dielétrico de dióxido de silício (SiO2) térmico de 300nm em um substrato de silício float-zone com uma pilha de metalização TiW-Au. Sua característica definidora é um anel de proteção escalonado em nanoescala ao redor do eletrodo superior, que alonga o caminho de fuga superficial e confina o campo elétrico para que a corrente de fuga permaneça na faixa de pico-ampere. Ele é adequado para circuitos de RF e analógicos de precisão e alta impedância onde a fuga limita diretamente a precisão.
Um anel de proteção é uma estrutura condutora ou isolante colocada ao redor do eletrodo ativo para interceptar a corrente de fuga superficial e mantê-la afastada do caminho do sinal. Um anel de proteção escalonado usa vários anéis em nanoescala espaçados de perto em vez de um único anel grande. Isso aumenta o comprimento efetivo do caminho superficial e espalha o campo elétrico por várias etapas, de modo que o campo em qualquer ponto único é menor e a fuga superficial que de outra forma fluiria entre os terminais é fortemente reduzida. O resultado é uma fuga na faixa de pico-ampere, o que é importante em circuitos de alta impedância onde mesmo uma fuga de nanoampere carregaria ou deslocaria o sinal.
| Parâmetro | Valor | Condição |
| Capacitância | 1000pF (1nF) ±10% | 1MHz, 1.0Vrms |
| Tensão DC nominal | 50V | Contínuo |
| Rigidez dielétrica | >125V DC | 1 minuto, 25°C |
| Corrente de fuga | <100 pA | 50V DC, 25°C, típico |
| Projeto do anel de proteção | Multi-anel escalonado em nanoescala | Supressão de fuga superficial |
| ESL intrínseca do chip | <0.05nH | Desembutido de parâmetros S |
| Fator Q a 1MHz | >2000 | Típico |
| Absorção dielétrica | <0.1% | Típico |
| TCC | +35ppm/°C | -55°C a +125°C |
| Dielétrico | SiO térmico2, 300nm | Baixa densidade de defeitos |
| Substrato | Si float-zone, >1000 Ω·cm | Alta resistividade |
| Dimensões do chip | 0.50 × 0.50 × 0.15mm | ±0.025mm |
| Metalização superior | TiW + Au, 2.5µm min | Soldável |
| Metalização traseira | TiW-Pt-Au, Au 1.0µm min | Fixação do chip |
| Temperatura de operação | -55°C a +125°C | — |
| RoHS | Em conformidade | EU 2015/863 |
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