| Marca: | Hoan |
| Número do modelo: | HACC102S80V500 |
| Quantidade mínima: | 10 peças |
| Condições de pagamento: | L/C,D/A,D/P,T/T,Western Union |
OHACC102S80V500é um condensador MOS de uma única camada de 1000pF ± 10% a 80 V de corrente contínua, fabricado em silício de zona flutuante (> 1000Ω·cm) com SiO paraelétrico produzido termicamente a 300 nm2As dimensões do chip são de 0,75 mm × 0,75 mm × 0,15 mm, com metallização superior TiW-Au (2,5 μm mínimo Au) e parte posterior TiW-Pt-Au (1,0 μm mínimo Au, barreira Pt).Este dispositivo é projetado para aplicações analógicas de precisão e RF onde os efeitos de memória dielétrica, a não-linearidade da capacitância com a tensão e a deriva da capacitância a longo prazo são fatores limitantes do projeto.geometrias de chips personalizadas, e opções alternativas de metalização disponíveis.
A memória dielétrica é uma limitação fundamental dos dielétricos cerâmicos ferroelétricos usados em MLCCs de classe II (X7R, X5R, Y5V) e muitos capacitores de filme fino.Em materiais ferroelétricos como o titanato de bário (BaTiO)3), the spontaneous polarization of crystalline domains creates a voltage-dependent capacitance that exhibits both hysteresis (memory of prior bias state) and logarithmic aging (relaxation of domain polarization over time)O HACC102S80V500 elimina completamente ambos os efeitos através da utilização de dióxido de silício cultivado termicamente, um dieléctrico puramente paraeléctrico sem domínios ferroeléctricos:
A capacitância de um MLCC ferroelétrico diminui significativamente sob a tensão de desvio de corrente contínua, um fenômeno conhecido como coeficiente de desvio de corrente contínua ou coeficiente de tensão da capacitância (VCC).Os dielétricos de classe II X7R podem perder 30~80% da sua capacitância nominal na tensão nominal de CCO HACC102S80V500 elimina esta degradação através da natureza paraelétrica do SiO2:
| Parâmetro | Valor | Condição |
| Capacidade | 1000pF ± 10% | 1MHz, 1,0Vrms |
| Tolerâncias disponíveis | ±10% (K), ±5% (J) | - Não. |
| Tensão nominal de CC | 80 V | Contínuo |
| Voltagem resistente dielétrica | > 200 V CC (250% nominal) | 5 segundos de duração, ensaio de produção a 100% |
| Capacidade versus Bias de CC (VCC) | < 10 ppm/V (< 0,1% a 80 V nominal) | 0V a tensão nominal |
| Absorção dielétrica | < 0,1% | 1 kHz |
| Taxa de envelhecimento | 0% por décima hora | Dieléctricos paraeléctricos |
| Chip intrínseco ESL | < 0,08nH | Desintegrado |
| SRF (0,5 mm de fio de ligação) | > 300 MHz | Fios Au únicos de 25 μm |
| Fator Q @ 1MHz / @ 1GHz | > 1500 / > 150 | Tipico |
| ESR @ 1GHz | < 0,15Ω | Tipico |
| Fator de dissipação | ≤ 0,15% | 1 kHz, 1,0 Vrms |
| Corrente de fuga @ 25°C | < 10nA | 80 V CC |
| Corrente de fuga @ 125°C | < 100nA | 80 V CC |
| TCC | +35 ppm/°C | -55°C a +125°C |
| Resistência ao isolamento | ≥ 104MΩ | Tensão nominal CC, 25°C |
| Dieléctricos | SiO térmico2, 300 nm (paraelétrico) | - Não. |
| Substrato | Zona de flutuação Si, > 1000Ω·cm | - Não. |
| Dimensões do chip | 00,75 × 0,75 × 0,15 mm | ± 0,025 mm |
| Metalização superior | TiW-Au, ≥ 2,5 μm Au | - Não. |
| Metalização por trás | TiW-Pt-Au, ≥ 1,0 μm Au | Barreira de difusão Pt |
| Arquitetura de Design | O valor da posição em risco deve ser calculado em função do valor da posição em risco. | - Não. |
| Força de tração do fio | > 6 gf para fios Au de 25 μm | Método MIL-STD-883 de 2011.7 |
| Temperatura de funcionamento | -55°C a +125°C | Parâmetro completo |
| Temperatura de armazenamento | -65°C a +150°C | - Não. |
| Sensibilidade à umidade | MSL 1 | J-STD-020, vida útil do piso ilimitada |
| RoHS | Conformidade | A partir de 1 de janeiro de 2015 |
Produto padrão como chips quadrados de 0,75 mm × 0,75 mm em pacotes de waffle condutores. configurações personalizadas disponíveis com quantidades mínimas de encomenda a partir de 10 peças:
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