detalhes dos produtos

Created with Pixso. Casa Created with Pixso. produtos Created with Pixso.
Capacitores MOS
Created with Pixso.

Memória dielétrica zero 1000pF 80V MOS Capacitor Ultra-Linear Características CV Paraelétrico SiO2 Chip RF de camada única

Memória dielétrica zero 1000pF 80V MOS Capacitor Ultra-Linear Características CV Paraelétrico SiO2 Chip RF de camada única

Marca: Hoan
Número do modelo: HACC102S80V500
Quantidade mínima: 10 peças
Condições de pagamento: L/C,D/A,D/P,T/T,Western Union
Informações pormenorizadas
Lugar de origem:
Shanxi, China
Certificação:
ISO 9001:2015, RoHS, REACH
Capacitância:
1000pF ±10% (±5% disponível)
Tensão nominal:
80V DC
Memória dielétrica:
Zero (SiO2 paraelétrico, sem domínios ferroelétricos)
Linearidade CV:
Ultralinear, coeficiente de polarização <10 ppm/V DC
Taxa de envelhecimento:
0% por década-hora (sem envelhecimento ferroelétrico)
Queda de capacitância de polarização DC:
Insignificante (<0,1% em 80 Vcc nominal)
ESL de chip intrínseco:
<0,08nH
SRF (fio de ligação de 0,5 mm):
>300 MHz
ESR a 1 GHz:
<0,15Ohm
Fator Q @ 1 MHz / @ 1 GHz:
>1500 / >150
Fator de dissipação:
≤0,15% a 1kHz, 1,0 Vrms
TCC:
+35 ppm/°C (-55°C a +125°C)
Resistência de Isolamento:
≥10⁴ MΩ @ Tensão nominal CC, 25°C
Vazamento @ 25°C / @ 125°C:
<10nA / <100nA a 80V CC
Dielétrico:
SiO2 térmico, 300 nm (paraelétrico, memória zero)
Substrato:
Zona flutuante Si, >1000 Ohm·cm
Resistividade do substrato:
>1000 Ohm·cm, silício de zona flutuante
Dimensões do chip:
0,75 × 0,75 × 0,15 mm
Metalização Superior:
TiW-Au, ≥2,5 µm Au
Força de tração da ligação do fio:
>6 gf para fio Au de 25 µm (Método MIL-STD-883 2011.7)
Metalização traseira:
TiW-Pt-Au, ≥1,0µm Au (barreira Pt)
Arquitetura de design:
Borda frente e verso (margem)
Temperatura operacional:
-55°C a +125°C
Tipo de montagem:
Epóxi ligável/condutor ou AuSn Eutectic Die Attach
Absorção Dielétrica:
<0,1% a 1kHz
Sensibilidade de umidade:
MSL 1 (vida útil ilimitada de acordo com J-STD-020)
Destacar:

Capacitor MOS de 80 V CV ultra-linear

,

condensador paraeléctrico de uma única camada de SiO2

,

Capacitor MOS com chip de RF 1000pF

Descrição do produto

HACC102S80V500 Capacitor MOS de memória dielétrica zero: 1000pF 80V com características C-V ultra-lineares e SiO paraelétrico2Dieléctricos

OHACC102S80V500é um condensador MOS de uma única camada de 1000pF ± 10% a 80 V de corrente contínua, fabricado em silício de zona flutuante (> 1000Ω·cm) com SiO paraelétrico produzido termicamente a 300 nm2As dimensões do chip são de 0,75 mm × 0,75 mm × 0,15 mm, com metallização superior TiW-Au (2,5 μm mínimo Au) e parte posterior TiW-Pt-Au (1,0 μm mínimo Au, barreira Pt).Este dispositivo é projetado para aplicações analógicas de precisão e RF onde os efeitos de memória dielétrica, a não-linearidade da capacitância com a tensão e a deriva da capacitância a longo prazo são fatores limitantes do projeto.geometrias de chips personalizadas, e opções alternativas de metalização disponíveis.

1. Memória Dieletrica Zero  A vantagem paraelétrica do SiO térmico2

A memória dielétrica é uma limitação fundamental dos dielétricos cerâmicos ferroelétricos usados em MLCCs de classe II (X7R, X5R, Y5V) e muitos capacitores de filme fino.Em materiais ferroelétricos como o titanato de bário (BaTiO)3), the spontaneous polarization of crystalline domains creates a voltage-dependent capacitance that exhibits both hysteresis (memory of prior bias state) and logarithmic aging (relaxation of domain polarization over time)O HACC102S80V500 elimina completamente ambos os efeitos através da utilização de dióxido de silício cultivado termicamente, um dieléctrico puramente paraeléctrico sem domínios ferroeléctricos:

  • Absorção dielétrica zero:Quando um condensador é temporariamente curto após ser carregado, um dielétrico ideal retorna à tensão zero.1·5% da carga original) que se decompõe lentamente ao longo de segundos a minutos, um fenômeno conhecido como absorção dielétrica ou imersãoO SiO paraelétrico do HACC102S80V5002apresenta absorção dielétrica inferior a 0,1% a 1 kHz, uma melhoria de uma ordem de magnitude em relação às cerâmicas da Classe II (25%).um erro de absorção dielétrica de 5% traduz-se directamente num erro de medição de voltagem de 5%. A absorção de SiO < 0,1%2reduz esse erro a níveis insignificantes.
  • Taxa zero de envelhecimento:Os capacitores X7R de classe II apresentam um decaimento de capacitância logarítmica de aproximadamente 3 ∼ 5% por década-hora devido ao relaxamento do domínio ferroelétrico.Um capacitor X7R de 1000 pF medido em t=0 irá decair para aproximadamente 950 pF após 1000 horasO HACC102S80V500, com o seu SiO paraelétrico2A capacidade de envelhecimento, medida em t=0 e t=10 anos (87.600 horas), será idêntica dentro da incerteza de medição.Para sistemas aeroespaciais e industriais com uma vida útil de várias décadas, isto elimina um mecanismo crítico de deriva a longo prazo que, de outra forma, exigiria uma recalibração periódica.
  • Sem ciclo de histerese:Os dielétricos ferroelétricos apresentam um loop de histerese característico de polarização versus tensão (P-V) análogo ao loop B-H de materiais magnéticos. this means the capacitance measured while increasing voltage differs from the capacitance measured while decreasing voltage—creating a history-dependent uncertainty band of 2–10% in ferroelectric MLCCsO SiO paraelétrico2no HACC102S80V500 não possui histerese P-V; a capacitância é uma função de valor único da tensão e temperatura instantâneas, independentemente do histórico de viés anterior.

2Características C-V ultra-lineares  Capacidade independente da tensão aplicada

A capacitância de um MLCC ferroelétrico diminui significativamente sob a tensão de desvio de corrente contínua, um fenômeno conhecido como coeficiente de desvio de corrente contínua ou coeficiente de tensão da capacitância (VCC).Os dielétricos de classe II X7R podem perder 30~80% da sua capacitância nominal na tensão nominal de CCO HACC102S80V500 elimina esta degradação através da natureza paraelétrica do SiO2:

  • CCC ultra-baixo (< 10 ppm/V):Ao contrário da estrutura cristalina de perovskita de titanato de bário, que muda sua constante dielétrica em resposta a um campo elétrico aplicado (o efeito eletrostrictivo), o SiO amorfo2A constante dielétrica de 3,9 é fundamentalmente independente do campo aplicado. O VCC medido de <10 ppm/V significa que um capacitor de 1000pF a 0V DC mantém 999pF a 80V DC – uma mudança de menos de 0,1%.Esta é uma melhoria de 300×800 vezes em relação aos X7R MLCCs..
  • Comportamento do circuito previsível:Em uma rede de distorção de amplificador de energia de RF, a decoupling capacitor that experiences 50% capacitance droop under the nominal bias voltage creates a resonance shift in the bias tee that can detune the matching network by hundreds of MHz at microwave frequenciesA característica C-V ultra-linear do HACC102S80V500 elimina esta fonte de incerteza de impedância, permitindo simulação de circuito previsível e sucesso do projeto de primeira passagem.
  • Nenhuma não linearidade da amplitude AC:Além dos efeitos de viés de corrente contínua, os dielétricos ferroelétricos exibem variação de capacitância com a amplitude do sinal de CA. A curva C-V é não linear mesmo em torno do ponto de viés zero.Isto cria distorções harmônicas.: uma tensão sinusoidal através de um condensador não linear gera correntes harmônicas.2no HACC102S80V500 tem uma resposta dielétrica linear até ao campo de ruptura dielétrica (> 10MV/cm),o que significa que a capacitância é independente da amplitude do sinal AC para todos os níveis práticos de potência de RF através do dispositivo.

Características fundamentais

  • Memória dielétrica zero:SiO paraelétrico2A absorção dielétrica < 0,1%, taxa de envelhecimento 0% por década-hora.
  • Características C-V ultra-lineares:A capacitância varia menos de 0,1% de 0V a 80V de tensão nominal de CC (<10 ppm/V VCC). Nenhuma não-linearidade da amplitude de CA até a quebra dielétrica. Melhoria de 300×800 x em relação ao X7R MLCC.
  • Fornecedores de energia elétrica300 nm de SiO térmico2Dieléctrico fornece > 200V DWV (250% nominal) com > 10MV/cm de resistência intrínseca de quebra. Adequado para redes de distorção de alta tensão em amplificadores de potência GaN.
  • Densidade de alta capacidade (1000 pF):1000 pF em 0,75 mm × 0.A impressão de 75 mm fornece a maior capacitância disponível na plataforma MOS de camada única, adequada para bypass e acoplamento de baixa frequência, onde os MLCC introduziriam erros de memória dielétrica..
  • Plataforma personalizável:Capacidade de 10 pF a 1000 pF em pegadas padrão de 0,50 mm a 1,00 mm. Classificações de voltagem personalizadas, geometrias de chips e opções de metalização disponíveis.

Especificações elétricas (T = 25°C, salvo indicação)

Parâmetro Valor Condição
Capacidade 1000pF ± 10% 1MHz, 1,0Vrms
Tolerâncias disponíveis ±10% (K), ±5% (J) - Não.
Tensão nominal de CC 80 V Contínuo
Voltagem resistente dielétrica > 200 V CC (250% nominal) 5 segundos de duração, ensaio de produção a 100%
Capacidade versus Bias de CC (VCC) < 10 ppm/V (< 0,1% a 80 V nominal) 0V a tensão nominal
Absorção dielétrica < 0,1% 1 kHz
Taxa de envelhecimento 0% por décima hora Dieléctricos paraeléctricos
Chip intrínseco ESL < 0,08nH Desintegrado
SRF (0,5 mm de fio de ligação) > 300 MHz Fios Au únicos de 25 μm
Fator Q @ 1MHz / @ 1GHz > 1500 / > 150 Tipico
ESR @ 1GHz < 0,15Ω Tipico
Fator de dissipação ≤ 0,15% 1 kHz, 1,0 Vrms
Corrente de fuga @ 25°C < 10nA 80 V CC
Corrente de fuga @ 125°C < 100nA 80 V CC
TCC +35 ppm/°C -55°C a +125°C
Resistência ao isolamento ≥ 104 Tensão nominal CC, 25°C
Dieléctricos SiO térmico2, 300 nm (paraelétrico) - Não.
Substrato Zona de flutuação Si, > 1000Ω·cm - Não.
Dimensões do chip 00,75 × 0,75 × 0,15 mm ± 0,025 mm
Metalização superior TiW-Au, ≥ 2,5 μm Au - Não.
Metalização por trás TiW-Pt-Au, ≥ 1,0 μm Au Barreira de difusão Pt
Arquitetura de Design O valor da posição em risco deve ser calculado em função do valor da posição em risco. - Não.
Força de tração do fio > 6 gf para fios Au de 25 μm Método MIL-STD-883 de 2011.7
Temperatura de funcionamento -55°C a +125°C Parâmetro completo
Temperatura de armazenamento -65°C a +150°C - Não.
Sensibilidade à umidade MSL 1 J-STD-020, vida útil do piso ilimitada
RoHS Conformidade A partir de 1 de janeiro de 2015

Aplicações típicas

  • Circuitos de amostragem e retenção de precisão (S/H) em que a absorção dielétrica limita diretamente a precisão da medição
  • Filtros de entrada ADC de alta resolução em que a memória dielétrica do condensador cria erros de deslocamento dependentes da tensão
  • Amplificador de potência GaN desacoplamento de distorção de alta tensão que requer tanto 80V de classificação quanto zero de queda de capacitância de distorção de CC
  • Filtros analógicos de precisão (Bessel, Butterworth, elípticos) em que a tolerância de capacidade e a linearidade definem a precisão da banda de passagem do filtro
  • Pré-amplificadores sensíveis à carga para detectores de radiação em que a absorção dielétrica produz erros de restauração da linha de base
  • Instrumentação de imagem médica e científica que exija estabilidade de calibração plurianual sem deriva de capacitância

Referência rápida da Assembléia

  • Atendimento:Soldagem eutética AuSn (300°C, N2/H2Para a mais baixa resistência ao solo, o epoxi Ag condutor (Epotek H20E, 120°C/30min) como alternativa.
  • Ligação de fios:25 μm Au ligação de esferas termo-sônicas (estágio de 120-150 °C, força de 15-35 gf, força de tração > 6 gf).
  • Armazenamento:Embalagem de waffle ou gel-pack, fechada a vácuo com purga de nitrogênio. MSL 1 vida útil no chão ilimitada. Armazenar a 20° 25° C, 40° 60% RH.

Ordenamento e configuração personalizada

Produto padrão como chips quadrados de 0,75 mm × 0,75 mm em pacotes de waffle condutores. configurações personalizadas disponíveis com quantidades mínimas de encomenda a partir de 10 peças:

  • Capacidade personalizada de 10 pF a 1000 pF em pegadas padrão (0,50 mm ≈ 1,00 mm)
  • Voltagem nominal de 6,3 V a 100 V DC
  • Geometrias de chips retangulares com uma relação de aspecto de até 4:1
  • Metalização alternativa para processos específicos de montagem

Contacte-nos com as suas especificações para uma avaliação de viabilidade e um orçamento.