| Merknaam: | Hoan |
| Modelnummer: | HACC102S80V500 |
| MOQ: | 10 stuks |
| Betalingsvoorwaarden: | L/C, D/A, D/P, T/T, Western Union |
DeHACC102S80V500is een 1000pF ±10% enkellagige MOS-capacitor met een nominale stroom van 80 V, vervaardigd op silicium van de zwevende zone (> 1000Ω·cm) met 300 nm thermisch gegroeide paraelektrische SiO2Dielectrisch. De chip heeft afmetingen van 0,75 mm × 0,75 mm × 0,15 mm met TiW-Au bovenste metallisatie (minimaal 2,5 μm Au) en TiW-Pt-Au achterzijde (minimaal 1,0 μm Au, Pt-barrière).Dit apparaat is ontworpen voor nauwkeurige analoge en RF toepassingen waar dielektrische geheugen effecten, capaciteit niet-lineariteit met spanning, en capaciteitsdrift op lange termijn zijn ontwerp-beperkende factoren. Volledig aanpasbaar: capaciteit van 10pF tot 1000pF, spanningscategorieën van 6,3V tot 100V,aangepaste chipgeometrieën, en alternatieve metallisatieopties beschikbaar.
Dielectrisch geheugen is een fundamentele beperking van ferroelektrische keramische dielectrieken die worden gebruikt in MLCC's van klasse II (X7R, X5R, Y5V) en veel dunne filmcapacitoren.In ferro-elektrische materialen zoals bariumtitanaat (BaTiO)3), the spontaneous polarization of crystalline domains creates a voltage-dependent capacitance that exhibits both hysteresis (memory of prior bias state) and logarithmic aging (relaxation of domain polarization over time)De HACC102S80V500 elimineert beide effecten volledig door gebruik te maken van thermisch gegroeide siliciumdioxide, een zuiver para-elektrisch dielectricum zonder ferro-elektrische domeinen:
De capaciteit van een ferro-elektrische MLCC neemt aanzienlijk af onder DC bias voltage (DC bias coefficient) of DC bias coefficient of voltage coefficient of capacitance (VCC).Dielectrieken van klasse II X7R kunnen 30~80% van hun nominale capaciteit verliezen bij de nominale gelijkstroomspanningDe HACC102S80V500 elimineert deze afbraak door de para-elektrische aard van SiO.2:
| Parameter | Waarde | Voorwaarde |
| Capaciteit | 1000pF ±10% | 1MHz, 1,0Vrms |
| Beschikbare toleranties | ±10% (K), ±5% (J) | — |
| Nominale gelijkstroomspanning | 80 V | Continu |
| Dielektrische weerstandsspanning | > 200 V gelijkstroom (250% nominale stroom) | 5 seconden verblijf, 100% productietest |
| Capaciteit versus DC Bias (VCC) | < 10 ppm/V (< 0,1% bij nominale 80V) | 0V tot nominale spanning |
| Dielektrische absorptie | < 0,1% | 1 kHz |
| Verouderingspercentage | 0% per tien uur | para-elektrische dielektrische |
| Intrinsieke chip ESL | < 0,08nH | De-ingebed |
| SRF (0,5 mm banddraad) | > 300 MHz | enkelvoudige 25 μm Au-draad |
| Q-factor @ 1MHz / @ 1GHz | > 1500 / > 150 | Typisch |
| ESR @ 1 GHz | < 0,15Ω | Typisch |
| Dissipatiefactor | ≤ 0,15% | 1 kHz, 1,0 Vrms |
| Leekstroom @ 25°C | < 10nA | 80 V gelijkstroom |
| Leckagecurrent @ 125°C | < 100 nA | 80 V gelijkstroom |
| TCC | +35 ppm/°C | -55°C tot +125°C |
| Isolatieweerstand | ≥ 104MΩ | Nominale DC-spanning, 25°C |
| Dielectrische | Thermische SiO2, 300 nm (paraelektrisch) | — |
| Substraat | Float-zone Si, > 1000Ω·cm | — |
| Chip afmetingen | 00,75 × 0,75 × 0,15 mm | ± 0,025 mm |
| Topmetallisering | TiW-Au, ≥ 2,5 μm Au | — |
| Achterzijde metallisatie | TiW-Pt-Au, ≥ 1,0 μm Au | Pt-difusiebarrière |
| Ontwerp Architectuur | Bijzondere waardeveranderingen | — |
| Draadband treksterkte | > 6 gf voor 25 μm Au-draad | Mil-STD-883 methode 2011.7 |
| Werktemperatuur | -55°C tot +125°C | Volledige parametrische |
| Bergingstemperatuur | -65°C tot +150°C | — |
| Vochtgevoeligheid | MSL 1 | J-STD-020, onbeperkte levensduur van de vloer |
| RoHS | Voldoende | EU 2015/863 |
Standaard producten verschijnen als 0,75 mm × 0,75 mm vierkante chips in geleidende wafels.
Neem contact met ons op met uw doel specificaties voor een haalbaarheidsbeoordeling en een offerte.