Condensadores MOS de Inductancia Casi Nula Monocapa de 30V y 100 pF para Circuitos de RF de Banda Ancha

Capacitor MOS de Inductancia Casi Nula HACC101S30V101 100pF 30V de Capa Única para Circuitos de Microondas RF de Banda Ancha

Capacitor MOS de Capa Única HACC101S30V101: Baja Inductancia, Sin Microfonía 100pF para Circuitos de GHz

El HACC101S30V101 es un capacitor MOS de capa única de 100pF ±10% con una clasificación de 30V CC, construido sobre un sustrato de silicio de zona flotante (>1000Ω·cm) con SiO térmico de 300nm₂ dieléctrico. Las dimensiones del chip son 0.50mm * 0.50mm * 0.15mm con metalización superior de oro mínima de 2.5µm y respaldo de oro mínimo de 1.0µm. Está optimizado para aplicaciones por encima de 1GHz donde la inductancia serie parásita, el ruido inducido por vibración y la dispersión de capacitancia unidad a unidad determinan directamente el rendimiento a nivel de sistema.

1. Cómo la Construcción de Capa Única Logra una ESL Sub-0.05nH

La inductancia serie equivalente (ESL) en un capacitor surge del flujo magnético encerrado por el bucle de corriente a través del dispositivo. En un capacitor cerámico multicapa (MLCC), cada par de electrodos internos forma un bucle de corriente, y la pila de N pares de electrodos crea N bucles paralelos cuya inductancia mutua se suma constructivamente. El resultado es una ESL que escala mal tanto con el número de capas como con la longitud del chip.

La estructura MOS de capa única elimina este mecanismo:

• Trayectoria de corriente solo vertical: La corriente fluye desde el electrodo de oro superior, verticalmente a través del SiO₂ dieléctrico, hacia el sustrato de silicio y sale a través del oro del respaldo, un solo bucle con un área encerrada mínima. No hay flujo de corriente horizontal a lo largo de los electrodos internos.
• Espesor del dieléctrico frente a la inductancia: La capa de SiO de 300nm₂ define la longitud de la trayectoria de la corriente a través del dieléctrico. A esta escala, el flujo magnético de la región dieléctrica está dominado por el cable de conexión y la geometría del circuito externo.
• Valores de ESL medidos: Para un chip de 0.50mm con un solo cable de conexión de oro de 25µm de diámetro y 0.5mm de longitud, la inductancia total del bucle es aproximadamente 0.4nH. Restando la contribución del cable de conexión (~0.35nH para 0.5mm de cable de Au de 25µm) queda una ESL intrínseca del chip por debajo de 0.05nH. Con múltiples cables de conexión paralelos, la ESL efectiva escala aproximadamente como 1/N.
• Consecuencia práctica: A 100pF, la resonancia serie con una ESL de 0.05nH ocurre por encima de 2.2GHz, pero la ESL intrínseca del chip es lo suficientemente baja como para que la inductancia del cable de conexión controlada por el usuario domine, dando al diseñador del circuito control directo sobre la frecuencia de resonancia a través de la selección de la longitud del cable de conexión.

2. Base Material para Respuesta Piezoeléctrica Cero

El efecto microfónico en los capacitores ocurre cuando la tensión mecánica induce un voltaje a través del efecto piezoeléctrico directo (tensión → polarización) o a través de cambios dimensionales en el dieléctrico (tensión → modulación de capacitancia). Ambos mecanismos dependen de la estructura cristalográfica del material dieléctrico.

El SiO crecido térmicamente₂ está libre de ambos efectos:

• Estructura amorfa: A diferencia del cuarzo cristalino (que es piezoeléctrico) o el BaTiO ferroeléctrico₃ (que es piezoeléctrico y electroestrictivo), el SiO amorfo₂ carece de orden cristalográfico de largo alcance. La piezoelectricidad requiere una estructura cristalina no centrossimétrica, una condición que la red atómica aleatoria de la sílice amorfa no puede satisfacer.
• Sin dominios ferroeléctricos: El titanato de bario (BaTiO₃) en capacitores X7R y X5R deriva su alta constante dieléctrica del movimiento de las paredes de dominio, la reorientación de los iones Ti⁴⁺ dentro de la celda unitaria de perovskita bajo un campo eléctrico aplicado. Este mecanismo es inherentemente no lineal, histérico y mecánicamente acoplado. El SiO₂ tiene una constante dieléctrica de aproximadamente 3.9 sin componente ferroeléctrico, lo que produce una característica C-V perfectamente lineal de 0V a voltaje nominal.
• Comparación de electrostricción: Todos los dieléctricos exhiben cierta electrostricción (tensión proporcional al cuadrado del campo eléctrico), pero el efecto en el SiO₂ es órdenes de magnitud menor que en los ferroeléctricos de alta K. El coeficiente electroestrictivo del SiO térmico₂ está por debajo de 10^-22 m²/V², en comparación con aproximadamente 10^-16 m²/V² para BaTiO₃, una diferencia de un millón de veces.

3. Control de Proceso a Nivel de Oblea para Uniformidad de Capacitancia

La consistencia del valor de capacitancia en un lote de producción depende de dos factores: uniformidad del espesor del dieléctrico y definición del área del electrodo. La secuencia de fabricación HACC aborda ambos:

• Oxidación térmica en seco: Las obleas de silicio se oxidan en un horno de cuarzo a 950-1050°C en un ambiente de O seco₂. La cinética de oxidación Deal-Grove produce un crecimiento autocontrolado, donde la varianza del espesor del óxido en una oblea de 150mm suele estar por debajo de ±2% (medido por elipsometría espectroscópica en 49 puntos por oblea).
• Litografía de electrodos: El electrodo de oro superior se define mediante un proceso de lift-off utilizando fotolitografía de contacto. La variación del área del electrodo se controla mediante la tolerancia de la dimensión crítica (CD) de la máscara de litografía de ±1µm en una dimensión nominal de electrodo de 400µm, lo que contribuye a menos del ±0.5% a la variación de capacitancia.
• Prueba CC al 100% a nivel de oblea: Cada sitio de capacitor en cada oblea se sondea para capacitancia a 1MHz, corriente de fuga a voltaje nominal y voltaje de ruptura. Los sitios que exceden los límites de especificación se marcan con tinta para su exclusión al trocear. La aceptación del lote se basa en un rendimiento de sonda mínimo del 95%.
• Capa de adhesión y barrera TiW: Se deposita una fina capa de TiW (titanio-tungsteno, típicamente 100nm) entre la superficie de silicio/SiO₂ y el electrodo de oro. Esta capa cumple tres funciones: promoción de adhesión (previniendo la delaminación del oro durante la unión de cables), barrera de difusión (bloqueando la interdifusión silicio-oro a temperaturas elevadas) y dispersión de corriente (reduciendo la densidad de corriente localizada en los sitios de unión).

4. Características de Rendimiento RF

Las mediciones de parámetros S de señal pequeña (1-20GHz, sonda GSG, calibración short-open-load-thru) en el HACC101S30V101 producen el siguiente rendimiento típico:

• Factor Q: >2000 a 1MHz, >300 a 1GHz, >80 a 5GHz. La caída del Q con la frecuencia sigue la tendencia esperada de 1/(ωCR_s), donde R_s incluye tanto las pérdidas ESR como las inducidas por el sustrato. El sustrato de zona flotante de alta resistividad (>1000Ω·cm) minimiza las pérdidas de corrientes de Foucault que de otro modo degradarían el Q en sustratos de silicio Czochralski estándar.
• Pérdida de inserción: La pérdida de inserción en serie (dos puertos) es inferior a 0.1dB hasta 6GHz para un sistema de 50Ω, lo que hace que el capacitor sea adecuado para aplicaciones de acoplamiento de baja pérdida y bloqueo de CC.
• Resonancia serie: Con un cable de conexión de 0.5mm, la inductancia total de ~0.4nH produce una auto-resonancia serie a aproximadamente 800MHz para el valor de 100pF. Esto está bien caracterizado y se puede ajustar modificando la geometría del cable de conexión, una libertad que no está disponible con capacitores discretos empaquetados.

Características Clave

• Inductancia Intrínseca Casi Nula: ESL del chip por debajo de 0.05nH. La inductancia del sistema está dominada por el cable de conexión controlado por el usuario, proporcionando auto-resonancia sintonizable.
• Salida Piezoeléctrica Cero: Dieléctrico de SiO amorfo₂ sin coeficiente piezoeléctrico. Efecto de capacitor cantador cero y captación de ruido microfónico cero, verificado mediante pruebas de vibración según MIL-STD-202 Método 204 (sin salida medible por encima del piso de ruido a 10g de aceleración pico, barrido de 20Hz-2kHz).
• Alta Uniformidad de Capacitancia: Uniformidad de espesor de óxido de ±2% combinada con control de CD de electrodo de ±1µm. Tolerancia estándar de ±10%, ±5% disponible. Sin reducción de capacitancia por polarización CC.
• Sistema de Metalización TiW-Au: Capa de barrera/adhesión TiW de 100nm + electrodo superior de oro mínimo de 2.5µm. Resistencia a la tracción del cable >6gf para cable de Au de 25µm. Respaldo: TiW-Pt-Au con barrera de Pt para compatibilidad con epoxi de plata.
• Sustrato de Alta Resistividad: Silicio de zona flotante con resistividad >1000Ω·cm minimiza las pérdidas RF del sustrato, permitiendo un Q > 300 a 1GHz.

Especificaciones Eléctricas (T = 25°C a menos que se indique lo contrario)

Guía de Diseño de Aplicaciones

Circuitos VCO y PLL: La ausencia de respuesta piezoeléctrica hace que el HACC101S30V101 sea adecuado para circuitos de tanque oscilador donde la vibración mecánica de otro modo modularía la capacitancia y aparecería como bandas laterales de ruido de fase. En un VCO típico de 2GHz con un capacitor de tanque de 100pF, una sensibilidad piezoeléctrica de 1ppm/g (típica para X7R) produce una modulación de frecuencia inducida por vibración de 2kHz/g. El HACC101S30V101 elimina este mecanismo a nivel de componente.

Bypass de Banda Ancha: Para desacoplo de suministro por encima de 1GHz, monte el chip lo más cerca posible del dispositivo activo. Un cable de conexión de 0.5mm desde el electrodo superior del capacitor hasta la almohadilla del dispositivo produce una frecuencia de resonancia serie cercana a 800MHz con el valor de 100pF. Por encima de esta frecuencia, el capacitor aparece inductivo, pero el valor de inductancia es la inductancia bien controlada del cable de conexión, no una ESL interna desconocida. Para bypass que cubra 1-6GHz, use dos cables de conexión paralelos para reducir a la mitad la inductancia efectiva y duplicar la frecuencia de resonancia serie.

Acoplamiento LNA: El Q > 300 a 1GHz asegura que el capacitor contribuya con una pérdida insignificante a las redes de acoplamiento de entrada. Al diseñar un acoplamiento de sección L, el inductor, no el capacitor, dominará la pérdida de la red. Use el capacitor como elemento serie (bloqueo de CC) o elemento shunt, dependiendo de la relación de transformación de impedancia.

Ensamblaje

Unión del chip: AuSn eutéctico (pico de 320°C, atmósfera N₂/H₂) o epoxi conductor de Ag. Unión de cables: unión de bola termo-sónica de Au de 25µm (etapa de 120-150°C, fuerza de unión de 25-35gf, resistencia a la tracción >6gf) o unión de cuña ultrasónica de Al de 25µm a temperatura ambiente. Clase ESD 0 (HBM).

Contáctenos para obtener datos de parámetros S medidos, mapas C-V a nivel de oblea, informes de pruebas de vibración o valores de capacitancia personalizados en la plataforma de 0.50mm.