ब्रॉडबैंड आरएफ सर्किट के लिए लगभग शून्य प्रेरण एमओएस कैपेसिटर एकल परत 30 वी 100 पीएफ कैपेसिटर चिप

निकट-शून्य इंडक्शन MOS कैपेसिटर HACC101S30V101 100pF 30V सिंगल लेयर चिप ब्रॉडबैंड RF माइक्रोवेव सर्किट के लिए

HACC101S30V101 सिंगल-लेयर MOS कैपेसिटर: लो-इंडक्शन, माइक्रोफोनिक-फ्री 100pF GHz सर्किट के लिए

HACC101S30V101 एक 100pF ±10% सिंगल-लेयर MOS कैपेसिटर है जिसकी रेटिंग 30V DC है, जो फ्लोट-ज़ोन सिलिकॉन सब्सट्रेट (>1000Ω·cm) पर 300nm थर्मल SiO₂ डाइइलेक्ट्रिक के साथ बनाया गया है। चिप के आयाम 0.50mm * 0.50mm * 0.15mm हैं जिसमें 2.5µm न्यूनतम गोल्ड टॉप मेटलाइजेशन और 1.0µm न्यूनतम गोल्ड बैकसाइड है। यह 1GHz से ऊपर के अनुप्रयोगों के लिए अनुकूलित है जहाँ परजीवी श्रृंखला इंडक्शन, कंपन-प्रेरित शोर, और कैपेसिटेंस यूनिट-टू-यूनिट प्रसार सीधे सिस्टम-स्तरीय प्रदर्शन निर्धारित करते हैं।

1. सिंगल-लेयर निर्माण सब-0.05nH ESL कैसे प्राप्त करता है

कैपेसिटर में समतुल्य श्रृंखला इंडक्शन (ESL) डिवाइस के माध्यम से करंट लूप द्वारा संलग्न चुंबकीय प्रवाह से उत्पन्न होता है। मल्टीलेयर सिरेमिक कैपेसिटर (MLCC) में, प्रत्येक आंतरिक इलेक्ट्रोड जोड़ी एक करंट लूप बनाती है, और N इलेक्ट्रोड जोड़ियों का स्टैक N समानांतर लूप बनाता है जिनकी आपसी इंडक्शन रचनात्मक रूप से जुड़ती है। परिणाम ESL है जो लेयर काउंट और चिप लंबाई दोनों के साथ खराब रूप से स्केल करता है।

सिंगल-लेयर MOS संरचना इस तंत्र को समाप्त करती है:

• केवल वर्टिकल करंट पाथ: करंट टॉप गोल्ड इलेक्ट्रोड से, SiO₂ डाइइलेक्ट्रिक के माध्यम से लंबवत रूप से, सिलिकॉन सब्सट्रेट में, और बैकसाइड गोल्ड के माध्यम से बाहर निकलता है - न्यूनतम संलग्न क्षेत्र वाला एक एकल लूप। आंतरिक इलेक्ट्रोड के साथ कोई क्षैतिज करंट प्रवाह नहीं होता है।
• डाइइलेक्ट्रिक मोटाई बनाम इंडक्शन:300nm SiO₂ परत डाइइलेक्ट्रिक के माध्यम से करंट पाथ की लंबाई को परिभाषित करती है। इस पैमाने पर, डाइइलेक्ट्रिक क्षेत्र से चुंबकीय प्रवाह का योगदान बॉन्ड वायर और बाहरी सर्किट ज्यामिति द्वारा हावी होता है।
• मापा गया ESL मान:एक 0.50mm चिप के लिए एक एकल 25µm व्यास, 0.5mm-लंबी गोल्ड बॉन्ड वायर के साथ, कुल लूप इंडक्शन लगभग 0.4nH है। बॉन्ड वायर योगदान (~0.35nH 0.5mm 25µm Au तार के लिए) घटाने पर 0.05nH से कम का आंतरिक चिप ESL बचता है। कई समानांतर बॉन्ड तारों के साथ, प्रभावी ESL लगभग 1/N के रूप में स्केल करता है।
• व्यावहारिक परिणाम:100pF पर, 0.05nH ESL के साथ श्रृंखला अनुनाद 2.2GHz से ऊपर होता है - लेकिन आंतरिक चिप ESL इतना कम है कि उपयोगकर्ता-नियंत्रित बॉन्ड वायर इंडक्शन हावी हो जाता है, जिससे सर्किट डिजाइनर को बॉन्ड वायर लंबाई चयन के माध्यम से अनुनाद आवृत्ति पर सीधा नियंत्रण मिलता है।

2. शून्य पीजोइलेक्ट्रिक प्रतिक्रिया के लिए सामग्री आधार

कैपेसिटर में माइक्रोफोनिक प्रभाव तब होता है जब यांत्रिक तनाव या तो प्रत्यक्ष पीजोइलेक्ट्रिक प्रभाव (तनाव → ध्रुवीकरण) या डाइइलेक्ट्रिक में आयामी परिवर्तनों (तनाव → कैपेसिटेंस मॉड्यूलेशन) के माध्यम से वोल्टेज प्रेरित करता है। दोनों तंत्र डाइइलेक्ट्रिक सामग्री की क्रिस्टलोग्राफिक संरचना पर निर्भर करते हैं।

थर्मली ग्रोन SiO₂ दोनों प्रभावों से मुक्त है:

• अनाकार संरचना:क्रिस्टलीय क्वार्ट्ज (जो पीजोइलेक्ट्रिक है) या फेरोइलेक्ट्रिक BaTiO_-16(जो पीजोइलेक्ट्रिक और इलेक्ट्रोस्ट्रिक्टिव दोनों है) के विपरीत, अनाकार SiO₂ में लंबी दूरी की क्रिस्टलोग्राफिक व्यवस्था का अभाव है। पीजोइलेक्ट्रिसिटी के लिए एक गैर-सेंट्रोसिमेट्रिक क्रिस्टल संरचना की आवश्यकता होती है - एक शर्त जो अनाकार सिलिका का यादृच्छिक परमाणु नेटवर्क पूरा नहीं कर सकता है।
• कोई फेरोइलेक्ट्रिक डोमेन नहीं:X7R और X5R कैपेसिटर में बेरियम टाइटेनेट (BaTiO_-16) अपने उच्च डाइइलेक्ट्रिक स्थिरांक को डोमेन दीवार गति से प्राप्त करता है - परोवस्काइट इकाई सेल के भीतर Ti⁴⁺ आयनों का पुनर्विन्यास लागू विद्युत क्षेत्र के तहत। यह तंत्र स्वाभाविक रूप से अरैखिक, हिस्टेरेटिक और यांत्रिक रूप से युग्मित है। SiO₂ का डाइइलेक्ट्रिक स्थिरांक लगभग 3.9 है जिसमें कोई फेरोइलेक्ट्रिक घटक नहीं है, जिससे 0V से रेटेड वोल्टेज तक एक पूरी तरह से रैखिक C-V विशेषता प्राप्त होती है।
• इलेक्ट्रोस्ट्रिक्शन तुलना:सभी डाइइलेक्ट्रिक्स कुछ इलेक्ट्रोस्ट्रिक्शन (विद्युत क्षेत्र के वर्ग के समानुपाती तनाव) प्रदर्शित करते हैं, लेकिन SiO₂ में प्रभाव उच्च-K फेरोइलेक्ट्रिक्स की तुलना में परिमाण के कई क्रम छोटा होता है। थर्मल SiO₂ का इलेक्ट्रोस्ट्रिक्टिव गुणांक 10^-22 m²/V² से कम है, जबकि BaTiO³ के लिए लगभग 10_-16 m²/V² है - एक मिलियन का अंतर।

3. कैपेसिटेंस एकरूपता के लिए वेफर-स्तरीय प्रक्रिया नियंत्रण

उत्पादन लॉट में कैपेसिटेंस मान की स्थिरता दो कारकों पर निर्भर करती है: डाइइलेक्ट्रिक मोटाई एकरूपता और इलेक्ट्रोड क्षेत्र परिभाषा। HACC निर्माण अनुक्रम दोनों को संबोधित करता है:

• ड्राई थर्मल ऑक्सीकरण:सिलिकॉन वेफर्स को 950-1050°C पर एक क्वार्ट्ज फर्नेस में ड्राई O₂ वातावरण में ऑक्सीकृत किया जाता है। डील-ग्रोव ऑक्सीकरण कैनेटीक्स स्व-सीमित वृद्धि उत्पन्न करते हैं, जहाँ 150mm वेफर में ऑक्साइड मोटाई विचरण आमतौर पर ±2% से कम होता है (स्पेक्ट्रोस्कोपिक एलिप्सोमेट्री द्वारा प्रति वेफर 49 बिंदुओं पर मापा जाता है)।
• इलेक्ट्रोड लिथोग्राफी:टॉप गोल्ड इलेक्ट्रोड को कॉन्टैक्ट फोटोलिथोग्राफी का उपयोग करके लिफ्ट-ऑफ प्रक्रिया द्वारा परिभाषित किया गया है। इलेक्ट्रोड क्षेत्र भिन्नता को ±1µm की लिथोग्राफी मास्क क्रिटिकल डायमेंशन (CD) टॉलरेंस द्वारा नियंत्रित किया जाता है, जो 400µm के नाममात्र इलेक्ट्रोड आयाम पर है, जो कैपेसिटेंस भिन्नता में ±0.5% से कम का योगदान देता है।
• 100% वेफर-स्तरीय DC परीक्षण:प्रत्येक वेफर पर प्रत्येक कैपेसिटर साइट को 1MHz पर कैपेसिटेंस, रेटेड वोल्टेज पर लीकेज करंट और ब्रेकडाउन वोल्टेज के लिए प्रोब किया जाता है। विनिर्देश सीमाओं को पार करने वाली साइटों को डाइसिंग पर बहिष्करण के लिए इंक किया जाता है। लॉट स्वीकृति न्यूनतम 95% प्रोब यील्ड पर आधारित है।
• TiW आसंजन और अवरोधक परत:सिलिकॉन/SiO₂ सतह और गोल्ड इलेक्ट्रोड के बीच एक पतली TiW (टाइटेनियम-टंगस्टन, आमतौर पर 100nm) परत जमा की जाती है। यह परत तीन कार्य करती है: आसंजन संवर्धन (वायर बॉन्डिंग के दौरान गोल्ड डेलैमिनेशन को रोकना), प्रसार अवरोधक (ऊंचे तापमान पर सिलिकॉन-गोल्ड इंटरडिफ्यूजन को रोकना), और करंट स्प्रेडिंग (बॉन्ड साइटों पर स्थानीयकृत करंट घनत्व को कम करना)।

4. RF प्रदर्शन विशेषताएँ

HACC101S30V101 पर छोटे-सिग्नल S-पैरामीटर माप (1-20GHz, GSG प्रोब, शॉर्ट-ओपन-लोड-थ्रू कैलिब्रेशन) निम्नलिखित विशिष्ट प्रदर्शन देते हैं:

• Q फैक्टर:>2000 1MHz पर, >300 1GHz पर, >80 5GHz पर। आवृत्ति के साथ Q रोल-ऑफ अपेक्षित 1/(ωCR_s) प्रवृत्ति का अनुसरण करता है, जहाँ R_s में ESR और सब्सट्रेट-प्रेरित हानि दोनों शामिल हैं। उच्च-प्रतिरोध फ्लोट-ज़ोन सब्सट्रेट (>1000Ω·cm) एडी करंट हानियों को कम करता है जो अन्यथा मानक चोक्रल्स्की सिलिकॉन सब्सट्रेट में Q को खराब कर देगा।
• सम्मिलन हानि:श्रृंखला-कनेक्टेड (टू-पोर्ट) सम्मिलन हानि 50Ω सिस्टम के लिए 6GHz तक 0.1dB से कम है, जिससे कैपेसिटर कम-हानि मिलान और डीसी-ब्लॉकिंग अनुप्रयोगों के लिए उपयुक्त हो जाता है।
• श्रृंखला अनुनाद:0.5mm बॉन्ड वायर के साथ, ~0.4nH का कुल इंडक्शन 100pF मान के लिए लगभग 800MHz पर एक श्रृंखला स्व-अनुनाद उत्पन्न करता है। यह अच्छी तरह से चित्रित है और बॉन्ड वायर ज्यामिति को समायोजित करके स्थानांतरित किया जा सकता है - एक डिग्री की स्वतंत्रता जो असतत पैक किए गए कैपेसिटर के साथ उपलब्ध नहीं है।

मुख्य विशेषताएं

• निकट-शून्य आंतरिक इंडक्शन:चिप ESL 0.05nH से कम। सिस्टम इंडक्शन उपयोगकर्ता-नियंत्रित बॉन्ड वायर द्वारा हावी होता है, जो ट्यून करने योग्य स्व-अनुनाद प्रदान करता है।
• शून्य पीजोइलेक्ट्रिक आउटपुट:अनाकार SiO₂ डाइइलेक्ट्रिक जिसमें कोई पीजोइलेक्ट्रिक गुणांक नहीं है। शून्य सिंगिंग कैपेसिटर प्रभाव और शून्य माइक्रोफोनिक शोर पिकअप, MIL-STD-202 विधि 204 के अनुसार कंपन परीक्षण द्वारा सत्यापित (10g पीक त्वरण, 20Hz-2kHz स्वीप पर शोर तल से ऊपर कोई मापने योग्य आउटपुट नहीं)।
• उच्च कैपेसिटेंस एकरूपता:±2% ऑक्साइड मोटाई एकरूपता ±1µm इलेक्ट्रोड CD नियंत्रण के साथ संयुक्त। ±10% मानक सहनशीलता, ±5% उपलब्ध। कोई डीसी बायस कैपेसिटेंस डेरेटिंग नहीं।
• TiW-Au मेटलाइजेशन सिस्टम:100nm TiW अवरोधक/आसंजन परत + 2.5µm न्यूनतम गोल्ड टॉप इलेक्ट्रोड। बॉन्ड पुल स्ट्रेंथ >6gf 25µm Au तार के लिए। बैकसाइड: सिल्वर एपॉक्सी संगतता के लिए Pt अवरोधक के साथ TiW-Pt-Au।
• उच्च-प्रतिरोध सब्सट्रेट:फ्लोट-ज़ोन सिलिकॉन >1000Ω·cm प्रतिरोधकता के साथ सब्सट्रेट RF हानियों को कम करता है, जिससे 1GHz पर Q > 300 सक्षम होता है।

विद्युत विनिर्देश (T = 25°C जब तक कि अन्यथा नोट न किया गया हो)

एप्लीकेशन डिजाइन गाइडेंस

VCO और PLL सर्किट:पीजोइलेक्ट्रिक प्रतिक्रिया की अनुपस्थिति HACC101S30V101 को ऑसिलेटर टैंक सर्किट के लिए उपयुक्त बनाती है जहाँ यांत्रिक कंपन अन्यथा कैपेसिटेंस को मॉड्युलेट करेगा और फेज शोर साइडबैंड के रूप में दिखाई देगा। एक विशिष्ट 2GHz VCO में 100pF टैंक कैपेसिटर के साथ, 1ppm/g की पीजोइलेक्ट्रिक संवेदनशीलता (X7R के लिए विशिष्ट) 2kHz/g का कंपन-प्रेरित आवृत्ति मॉड्यूलेशन उत्पन्न करती है। HACC101S30V101 घटक स्तर पर इस तंत्र को समाप्त करता है।

ब्रॉडबैंड बायपास:1GHz से ऊपर सप्लाई डिकपलिंग के लिए, चिप को सक्रिय डिवाइस के जितना संभव हो उतना करीब माउंट करें। कैपेसिटर टॉप इलेक्ट्रोड से डिवाइस पैड तक 0.5mm बॉन्ड वायर 100pF मान के साथ लगभग 800MHz पर एक श्रृंखला अनुनाद आवृत्ति उत्पन्न करता है। इस आवृत्ति से ऊपर, कैपेसिटर इंडक्टिव दिखाई देता है - लेकिन इंडक्टेंस मान अच्छी तरह से नियंत्रित बॉन्ड वायर इंडक्टेंस है, न कि एक अज्ञात आंतरिक ESL। 1-6GHz को कवर करने वाले बायपास के लिए, प्रभावी इंडक्टेंस को आधा करने और श्रृंखला अनुनाद आवृत्ति को दोगुना करने के लिए दो समानांतर बॉन्ड तारों का उपयोग करें।

LNA मैचिंग:1GHz पर Q > 300 यह सुनिश्चित करता है कि कैपेसिटर इनपुट मैचिंग नेटवर्क में नगण्य हानि का योगदान देता है। जब एक L-सेक्शन मैच डिजाइन करते हैं, तो इंडक्टर - कैपेसिटर नहीं - नेटवर्क हानि पर हावी होगा। कैपेसिटर को श्रृंखला तत्व (DC ब्लॉक) या शंट तत्व के रूप में उपयोग करें, जो प्रतिबाधा परिवर्तन अनुपात पर निर्भर करता है।

असेंबली

डाई अटैच: यूटेक्टिक AuSn (320°C पीक, N₂/H₂ वातावरण) या प्रवाहकीय Ag एपॉक्सी। वायर बॉन्ड: 25µm Au थर्मोसोनिक बॉल बॉन्डिंग (120-150°C स्टेज, 25-35gf बॉन्ड फोर्स, >6gf पुल स्ट्रेंथ) या 25µm Al अल्ट्रासोनिक वेज बॉन्डिंग कमरे के तापमान पर। ESD क्लास 0 (HBM)।

मापे गए S-पैरामीटर डेटा, वेफर-स्तरीय C-V मैप्स, कंपन परीक्षण रिपोर्ट, या 0.50mm प्लेटफॉर्म पर कस्टम कैपेसिटेंस मानों के लिए हमसे संपर्क करें।