거의 제로 인덕텐스 MOS 콘덴시터 단일 계층 30V 100pF 콘덴시터 칩 광대역 RF 회로

근본적으로 낮은 유도성 MOS 커패시터 HACC101S30V101 100pF 30V 단일 층 칩, 광대역 RF 마이크로파 회로용

HACC101S30V101 단일 층 MOS 커패시터: 낮은 유도성, 마이크로포닉 프리 100pF, GHz 회로용

HACC101S30V101은 100pF ±10% 단일 층 MOS 커패시터로 30V DC 정격이며, 300nm 열 산화 SiO2 유전체를 갖춘 플로트 존 실리콘 기판(>1000Ω·cm)에 제작되었습니다. 유전체. 칩 크기는 0.50mm * 0.50mm * 0.15mm이며, 최소 2.5μm 금 상단 금속화 및 최소 1.0μm 금 뒷면을 가집니다. 이 제품은 1GHz 이상의 애플리케이션에 최적화되어 있으며, 기생 직렬 유도성, 진동 유발 노이즈 및 커패시턴스 단위 간 편차가 시스템 수준 성능을 직접 결정합니다.

1. 단일 층 구조가 어떻게 0.05nH 미만의 ESL을 달성하는가

커패시터의 등가 직렬 유도성(ESL)은 장치를 통과하는 전류 루프에 의해 둘러싸인 자기 선속에서 발생합니다. 다층 세라믹 커패시터(MLCC)에서 각 내부 전극 쌍은 전류 루프를 형성하며, N개의 전극 쌍 스택은 상호 유도성이 건설적으로 추가되는 N개의 병렬 루프를 생성합니다. 결과적으로 ESL은 층 수와 칩 길이 모두에 따라 나쁘게 확장됩니다.

단일 층 MOS 구조는 이 메커니즘을 제거합니다:

• 수직 전용 전류 경로: 전류는 상단 금 전극에서 SiO2 유전체를 통해 수직으로 실리콘 기판으로 흐르고 뒷면 금을 통해 나옵니다. 이는 최소한의 면적을 포함하는 단일 루프입니다. 내부 전극을 따라 수평 전류 흐름은 없습니다. 유전체. 유전체 두께 대 유도성:
• 300nm SiO2 층은 유전체를 통과하는 전류 경로 길이를 정의합니다. 이 규모에서 유전체 영역의 자기 선속 기여는 본딩 와이어 및 외부 회로 기하학에 의해 지배됩니다.측정된 ESL 값:실질적인 결과:
• 100pF에서 0.05nH ESL과의 직렬 공진은 2.2GHz 이상에서 발생하지만, 고유 칩 ESL은 충분히 낮아 사용자 제어 본딩 와이어 유도성이 지배적이므로 회로 설계자는 본딩 와이어 길이 선택을 통해 공진 주파수를 직접 제어할 수 있습니다.2. 제로 압전 응답을 위한 재료 기반
• 커패시터의 마이크로포닉 효과는 기계적 변형이 직접 압전 효과(변형 → 분극) 또는 유전체의 치수 변화(변형 → 커패시턴스 변조)를 통해 전압을 유도할 때 발생합니다. 두 메커니즘 모두 유전체 재료의 결정 구조에 의존합니다.열적으로 성장한 SiO2는 두 효과 모두에서 자유롭습니다:

비정질 구조:

결정질 석영(압전성) 또는 강유전성 BaTiO3(압전성 및 전기변형성 모두)와 달리, 비정질 SiO2는 장거리 결정 구조 질서가 없습니다. 압전성은 비중심 대칭 결정 구조를 필요로 하는데, 이는 비정질 실리카의 무작위 원자 네트워크가 만족할 수 없는 조건입니다.

강유전 도메인 없음:전기변형 비교:

• 모든 유전체는 어느 정도의 전기변형(전기장 제곱에 비례하는 변형)을 나타내지만, SiO2에서의 효과는 고유전율 강유전체보다 수십 배 작습니다. 열 산화 SiO2의 전기변형 계수는 BaTiO3의 약 10^-16 m²/V²에 비해 10^-22 m²/V² 미만으로, 백만 배의 차이입니다.3. 커패시턴스 균일성을 위한 웨이퍼 레벨 공정 제어_{높은 커패시턴스 균일성:}건식 열 산화:전극 리소그래피:
• 상단 금 전극은 접촉 포토 리소그래피를 사용한 리프트오프 공정으로 정의됩니다. 전극 면적 편차는 공칭 400μm 전극 치수에 대한 ±1μm의 리소그래피 마스크 임계 치수(CD) 허용 오차로 제어되며, 커패시턴스 편차에 ±0.5% 미만을 기여합니다.100% 웨이퍼 레벨 DC 테스트:_{높은 커패시턴스 균일성:}TiW 접착 및 차단층: ^{얇은 TiW(티타늄-텅스텐, 일반적으로 100nm) 층이 실리콘/SiO2 표면과 금 전극 사이에 증착됩니다. 이 층은 세 가지 기능을 수행합니다: 접착 촉진(와이어 본딩 중 금 박리 방지), 확산 방지(고온에서 실리콘-금 상호 확산 차단), 전류 확산(본딩 지점에서의 국부 전류 밀도 감소).}4. RF 성능 특성Q 계수:
• 1MHz에서 >2000, 1GHz에서 >300, 5GHz에서 >80. 주파수에 따른 Q 롤오프는 예상되는 1/(ωCRs) 추세를 따르며, 여기서 Rs는 ESR 및 기판 유발 손실을 모두 포함합니다. 고저항 플로트 존 기판(>1000Ω·cm)은 표준 Czochralski 실리콘 기판에서 Q를 저하시킬 수 있는 와전류 손실을 최소화합니다.삽입 손실:직렬 공진:주요 특징^{근본적으로 낮은 유도성:} 칩 ESL 0.05nH 미만. 시스템 유도성은 사용자 제어 본딩 와이어에 의해 지배되어 조정 가능한 자체 공진을 제공합니다.^{제로 압전 출력:} 압전 계수가 없는 비정질 SiO2 유전체. MIL-STD-202 방법 204에 따른 진동 테스트로 검증된 제로 노래 커패시터 효과 및 제로 마이크로포닉 노이즈 픽업(10g 피크 가속, 20Hz-2kHz 스윕에서 노이즈 플로어 이상에서 측정 가능한 출력 없음)._{높은 커패시턴스 균일성:} ±2% 산화막 두께 균일성과 ±1μm 전극 CD 제어. ±10% 표준 허용 오차, ±5% 사용 가능. DC 바이어스 커패시턴스 저하 없음.

TiW-Au 금속화 시스템:

100nm TiW 차단/접착층 + 최소 2.5μm 금 상단 전극. 본딩 풀 강도 >6gf(25μm Au 와이어용). 뒷면: 은 에폭시 호환성을 위한 Pt 차단층이 있는 TiW-Pt-Au.

• 고저항 기판: >1000Ω·cm 저항률의 플로트 존 실리콘은 기판 RF 손실을 최소화하여 1GHz에서 Q > 300을 가능하게 합니다.매개변수
• 값테스트 조건
• 커패시턴스100pF ±10%
• 1MHz, 1.0Vrms사용 가능한 허용 오차—

정격 DC 전압

30V

• 연속유전체 강도_{고유 칩 ESL}1분 램프, 25°C_{고유 칩 ESL}<0.05nH
• S-파라미터 측정에서 디임베딩됨Q 계수 @ 1MHz
• >2000일반

Q 계수 @ 1GHz

• >300일반
• 누설 전류 @ 25°C<10nA누설 전류 @ 125°C
• <100nA30V DC
• TCC+35ppm/°C
• -55°C ~ +125°C커패시턴스 드리프트 (1000시간, 125°C, 30V)

<1%