szczegółowe informacje o produktach

Created with Pixso. Do domu Created with Pixso. produkty Created with Pixso.
Kondensatory MOS
Created with Pixso.

Kontrola rezystancji dopingowej podłoża Kondensatory nieregularne Geometria MOS Kondensator Binary Array Chip

Kontrola rezystancji dopingowej podłoża Kondensatory nieregularne Geometria MOS Kondensator Binary Array Chip

Nazwa marki: Hoan
Numer modelu: HACC100S10V101
MOQ: 10 sztuk
Warunki płatności: L/C, D/A, D/P, T/T, Western Union
Informacje szczegółowe
Miejsce pochodzenia:
Shannxi, Chiny
Orzecznictwo:
ISO 9001:2015, RoHS, REACH
Zakres pojemności:
pF do nF
Napięcie przebicia:
10-15 MV/cm (pole rozkładu tlenku)
Prąd upływowy:
Zwykle w zakresie od pA do nA
Zakres temperatur:
-55°C do 125°C
Struktura:
Półprzewodnik z tlenkiem metalu
Materiał podłoża:
Krzem
Grubość tlenku:
Zwykle 1-10 nm
Podkreślić:

Kondensatory geometryczne na zamówienie

,

Kondensator MOS geometryczny

,

MOS Kondensator Geometria gniazdka

Opis produktu

Niestandardowy kondensator MOS Substrat Kontrola rezystywności dopingowej Array Layouts Nieregularna geometria bieżącego kondensatora Binary Arrays


HACC100S10V101: Kondensator MOS z podłożem z podwójnymi tablicami i nieregularną geometrią gniazd

Doping i kontrola rezystywności podłoża

HACC100S10V101 oferuje dostosowanie właściwości elektrycznych podłoża krzemowego jako parametr projektowy, a nie ustalone domyślne odlewnictwo.Profile dopingowe N+ lub P+ są dostosowane do osiągnięcia docelowej rezystywności od 0 do0,001 ohm·cm (ciężko dopingowane, niska odporność serii dla wysokiego Q) do 1000 ohm·cm (lekko dopingowane, zminimalizowana pojemność połączenia dla wysokiego SRF).Szerokość obszaru wyczerpania pod wpływem stronniczości jest kontrolowana przez profil dopingu, umożliwiające kształtowanie krzywej C-V określonej przez klienta: płaską pojemność w stosunku do napięcia dla zastosowań liniowych lub kontrolowany nachyl C-V dla ustawienia typu varactor.Jednorodność rezystywności wynosi ± 5% na poziomie płytki i ± 2% wewnątrz matricu, zweryfikowane za pomocą struktur testowych PCM (Process Control Monitor) na każdej płytce.Ten poziom inżynierii podłoża jest dostępny, ponieważ HACC wykorzystuje dedykowany proces odlewania kondensatorów MOS, a nie przeniesiony przepływ logiki CMOS.

Niestandardowe układy układów i nieregularna geometria

Standardowe kondensatory MOS są prostokątne z jednej płyty kondensatora.wielokątny, pierścieniowe), wzory szeregu wielopogabarytowych i obrócone lub przesunięte umieszczenie podkładek są obsługiwane.Umożliwia to integrację kondensatora w niestandardowych układach hybrydowych , przechodów przewodników fal lub konstrukcji zarządzania cieplnym bez konieczności oddzielnego interpozatora lub PCB.Zdolność do wytwarzania nieregularnych geometrii matriców jest umożliwiona przez proces piły i syngulacji HACC, który obsługuje zdefiniowane przez klienta mapy ulic i nieortogonalne kontury.

Zintegrowane wielowartościowe tabory kondensatorów binarnych

Jednorazowa matrica HACC100S10V101 może zintegrować wiele wartości kondensatora w tablicy podwójnej wagi: 1:2:4:8 ważenie na 4 ̇8 niezależnych blokach kondensatorów, o wartościach pojemności od 5 pF do 1000 pF na blok. Każdy blok ma własną górną podłogę elektrody i ma wspólne połączenie tylne,umożliwiające niezależne lub równoległe połączenie na poziomie układu hybrydowegoIzolacja od bloku do bloku przekracza 40 dB przy częstotliwości 1 GHz, a wspólny podłoże utrzymuje dopasowany współczynnik temperatury (TCC < 30 ppm/°C) we wszystkich blokach.To zastępuje wiele dyskretnych kondensatorów z jedną martwą, zmniejszając kroki montażowe, liczbę przewodów łączących i ślad obwodu hybrydowego

Główne specyfikacje

Parametry Wartość
Pojemność 5pF ≈ 10 000pF, bloki zestawu podwójnej wagi
Typ dielektryczny SiO2, SiN, Al2O3 wysokiej k, 50 ‰ 5000 Å
Odporność podłoża 00,001 ‰ 1000 Ω·cm, N+/P+ dostosowane
TCC < 30 ppm/°C (ekwiwalent NPO/COG)
Poziom napięcia 6.3V ̇ 200V
Siła dielektryczna 250% wartości nominalnej, TDDB > 10 lat w temperaturze 125°C
ESR < 0,1 Ω w 1 GHz
Metalizacja górna Wymagania w odniesieniu do zastosowań w odniesieniu do produktów objętych niniejszym załącznikiem
Metalizacja dolna TiW-Au, TiW-Ni-Au, AuSn, epoxy Au
Wielkość chipa 0.25*0.25mm 5.0*5.0mm, nieregularne kształty
Temperatura pracy -55°C do +125°C
Dostawa Gel-Pak, wafel, taśma i rolka, poziom płytki

Wnioski

  • Wielokanalizowane fazowe układy wiązań wiązań wiązań wiązań wiązań wiązań wiązań wiązań wiązań wiązań wiązań wiązań wiązań wiązań wiązań wiązań
  • Zindywidualizowana integracja układu hybrydowego
  • Sieci precyzyjnego dostosowywania do specyficznych wymagań w zakresie krzywej C-V
  • Moduły SiP ograniczone przestrzenią

Skontaktuj się z nami o swoich docelowych wartości pojemności, rezystywności podłoża i wymaganiach geometrii matrycy.