CTE Matched MOS Capacitors Ultra High SRF 15V Single Layer Capacitor Chip per i microcircuiti ibridi

CTE Matched MOS Capacitor HACC101S15V500 100pF 15V Ultra-High SRF Single Layer Chip per i microcircuiti ibridi

HACC101S15V500 Capacitore MOS compatibile con CTE: 100pF 15V con auto-risonanza ultra elevata e opzioni doppie sul retro

L'HACC101S15V500 è un condensatore MOS monolivello a 100pF ± 10% a 15V DC, fabbricato su silicio a zona galleggiante (> 1000Ω·cm) con SiO termico a 300 nm₂Le dimensioni del chip sono di 0,50 mm * 0,50 mm * 0,15 mm con metallizzazione superiore TiW-Au (minimo 2,5 μm Au).standard TiW-Pt-Au sia per la saldatura eutettica che per la saldatura a matrici epossidiche conduttive, o una finitura opzionale solo in Au ottimizzata per l'umidità dell'epossidio riempito di argento.

1. Coefficiente di abbinamento di espansione termica negli assemblaggi ibridi

Lo stress termomeccanico è una delle principali cause di guasto dei condensatori nei microcircuiti ibridi sottoposti a cicli di temperatura.Il disallineamento del coefficiente di espansione termica (CTE) tra il chip condensatore e il substrato portatore genera lo stress di taglio nella linea di legame di attacco a stampo durante ogni escursione di temperaturaL'HACC101S15V500 riduce al minimo questo stress attraverso la selezione del materiale:

• CTE di silicio (2,6 ppm/°C):Il silicio monocristallino ha una CTE di 2,6 ppm/°C a 300 K, il che lo rende un eccellente corrispondenza CTE ai materiali portatori comuni utilizzati negli ibridi RF e microonde.₂O₃Il nitruro di alluminio (AlN, 4,0 ppm/°C) produce un disallineamento CTE di 4,1 ppm/°C, circa la metà del disallineamento di un tipico condensatore ceramico al titanato di bario (CTE ~10 ppm/°C) sullo stesso vettore.5 ppm/°C) è ancor meglio abbinata a 1Per lo stress più basso, il rame-molibdeno (CuMo, 7-9 ppm/°C) e il rame-tungsteno (CuW,6-9 ppm/°C) possono essere formulati per avvicinarsi alla CTE del silicio pur mantenendo un'elevata conduttività termica.
• Stress accomodation nella linea obbligazionaria:Anche con una corrispondenza CTE ravvicinata, una sollecitazione di taglio finita si sviluppa attraverso l'interfaccia di attacco della stella durante il ciclo di temperatura. La grandezza della sollecitazione è proporzionale a Δα * ΔT * E_allegare* (lunghezza del chip / spessore della linea di legame), dove Δα è il disallineamento CTE, ΔT è l'intervallo di temperatura e E_allegareAuSn eutectic (E ≈ 70 GPa) è relativamente rigido e beneficia maggiormente della stretta corrispondenza CTE.L'epossidio conduttivo (E ≈ 5-10 GPa) è più conforme e può tollerare disallineamenti CTE più grandi senza delaminazione, ma a costo di una maggiore resistenza termica.
• Qualificazione per il ciclo di temperatura:Assembled chips on alumina carriers with AuSn attach have been tested through 500 cycles of -65°C to +150°C (ΔT = 215°C) with no delamination observed by scanning acoustic microscopy (SAM) and under 2% capacitance shiftQueste prestazioni sono possibili grazie al basso disallineamento CTE intrinseco del sistema di materiali silicio-ceramici.

2Frequenza di auto-risonanza ultra-alta attraverso induttanza parasitaria minima

La frequenza di auto-risonanza (SRF) di un condensatore è la frequenza alla quale l'induttanza della serie parassitaria risponde alla capacità,al di sopra del quale il componente si comporta in modo induttivo ◄ determina la frequenza massima utilizzabile per applicazioni di bypass e di accoppiamentoL'HACC101S15V500 ottiene un SRF ultra elevato grazie alla sua architettura a uno strato:

• Calcolo del SRF:Per il valore di 100 pF con chip intrinseco ESL sotto 0,05nH, l'auto-risonanza a livello di chip si verifica a f_SRF= 1/(2π√(LC)) ≈ 1/(2π√(0.05*10−9 * 100*10−12)) ≈ 2.25GHz solo per il chip. Tuttavia, in un assemblaggio pratico, domina l'induttanza del filo di legame (circa 0.35nH per un filo Au da 25μm lungo 0,5 mm).Il sistema SRF è quindi approssimativamente 1/(2π√(0.4*10−9 * 100*10−12)) ≈ 800MHz – ancora ben all'interno della gamma utilizzabile per molte applicazioni RF.
• Spingere l' SRF più in alto:Per le applicazioni che richiedono SRF superiore a 2 GHz, i fili di legame parallelo multipli riducono proporzionalmente l'induttanza effettiva.spostando l'SRF a circa 1.1GHz. Tre fili lo riducono ulteriormente a ~ 0.13nH, con SRF vicino a 1.4GHz.2nH/mm·circa la metà dell'induttanza di un filo rotondo a sezione transversale equivalente.
• Confronto con MLCC:Un tipico MLCC da 100 pF in confezione 0402 ha un ESL di circa 0,4-0,6nH ̊ un ordine di grandezza superiore a quello del chip intrinseco ESL dell'HACC101S15V500.L'SRF del MLCC è quindi limitata a circa 600-800MHz anche prima di considerare l'induttanza aggiuntiva delle tracce e dei vias dei PCB.Per le applicazioni superiori a 1 GHz, il condensatore MOS a singolo strato offre un chiaro vantaggio in termini di larghezza di banda utilizzabile.

3. Opzioni di metallizzazione sul retro ottimizzate per diversi metodi di attacco a stampo

La metallizzazione posteriore influenza direttamente la qualità dell'attacco, la resistenza termica e l'affidabilità a lungo termine.L'HACC101S15V500 offre due configurazioni posteriori per abbinare il processo di assemblaggio del cliente:

• Il retro standard di TiW-Pt-Au:La barriera Pt è fondamentale per le applicazioni in epossidi riempiti d'argento: senza di essa, la barriera Pt può essere utilizzata per la costruzione di un sistema di rivestimento in metallo.gli ioni d'argento dell'epossidica possono diffondersi nello strato d'oro e formare composti intermetallici Au-Ag a temperature elevatePer la saldatura eutectica, la copertura Pt è inerte sia per l'oro che per l'argento, agendo come una barriera di diffusione efficace.lo strato esterno d'oro si dissolve nella saldatura AuSn durante il riversamento, espone la barriera Pt che rimane intatta e impedisce alla saldatura di raggiungere lo strato di adesione TiW.
• Sulla parte posteriore (facoltativo):Per i clienti che utilizzano esclusivamente attacchi di saldatura eutectica AuSn, è disponibile una parte posteriore solo in Au (senza Pt o TiW, spessore dell'oro minimo 2,5 μm).Lo strato d'oro più spesso fornisce un ulteriore volume vendibile per il processo di reflusso AuSnQuesta opzione non è raccomandata per l'attacco epossidico a causa dell'assenza della barriera di diffusione Pt.
• Preparazione e bagnatura delle superfici:Le superfici dell'oro sono suscettibili di contaminazione organica da esposizione all'aria, che può degradare l'umidità della saldatura.I frammenti vengono imballati immediatamente dopo la deposizione sul retro in sacchetti di barriera all'umidità sigillati al vuotoPer ottenere i migliori risultati, l'attacco a morte deve essere eseguito entro 72 ore dall'apertura dell'imballaggio sigillato.30 secondi) ripristina la superficie dell'oro a una condizione bagnabile senza danneggiare la metallizzazione.

Caratteristiche chiave

• Corrispondenza perfetta di CTE:Il CTE del silicio di 2,6 ppm/°C corrisponde strettamente agli aluminosi (6,7), AlN (4.5), CuMo (7-9) e ai portatori di CuW (6-9).500 cicli di temperatura (da -65°C a +150°C) con spostamento di capacità inferiore al 2% e senza delaminazione rilevabile dal SAM.
• SRF ultra elevato:L'ESL del chip intrinseco inferiore a 0,05nH produce una SRF di livello di chip superiore a 2,2 GHz per 100pF.10* ESL inferiore a MLCC di capacità equivalente nel pacchetto 0402.
• Opzioni di doppia metallizzazione posteriore:TiW-Pt-Au per la compatibilità universale dell'epossidica e della saldatura con la barriera di diffusione Pt. Opzione esclusiva per le linee di attacco eutectico AuSn dedicate con un volume solderabile aumentato.
• SiO₂di una lunghezza di 20 mm o più ma non superiore a:Ossido termico con caduta di capacità di bias di corrente continua zero, bronzatura δ inferiore a 0,001 a 1 GHz e TCC di +35 ppm/°C.
• Testato a livello di wafer:100% di sonda di corrente continua per la capacità, per le perdite a tensione nominale e per la tensione di rottura prima della distillazione.

Specifiche elettriche (T = 25°C, salvo indicazione)

Guida alla compatibilità CTE

Applicazioni tipiche

• Microcircuiti ibridi su substrati di allumina o di AlN che richiedono una stretta corrispondenza CTE per un ciclo di temperatura di alta affidabilità
• Bypass a microonde a banda larga superiore a 1 GHz in cui l'autoresonanza MLCC limita la larghezza di banda utilizzabile
• Moduli RF ermetici confezionati (base HTCC/LTCC) in cui l'adeguamento CTE condensatore-confezione previene lo stress del coperchio-sigillo
• Moduli T/R a serie di fasi su portatori CuMo soggetti a ampie oscillazioni della temperatura ambiente negli impianti esterni
• Sistemi RF criogenici (ad esempio catene di lettura di calcolo quantistico operanti a 4K) in cui deve essere gestita la contrazione differenziale tra i componenti

Linee guida per l'assemblaggio

Collegamento:TiW-Pt-Au retro compatibile con l'eutectica AuSn (300-320°C, N₂/H₂) ed epossidica conduttiva di Ag (150°C).Fabbricazione a partire da:Per l'ottimizzazione SRF sopra 1 GHz, utilizzare due fili paralleli di legame 25μm o un nastro Au da 25μm * 75μm.Plasma pulito:Se i chip sono stati esposti all'aria ambiente per più di 72 ore, applicare 50W O₂il plasma per 30 secondi prima di attaccare per ripristinare l'umidità della superficie.

Contattaci per l'analisi della compatibilità CTE per il tuo materiale portatore specifico, il supporto per l'ottimizzazione degli SRF o la guida alla selezione della metallizzazione posteriore.