Kapasitor MOS yang Cocok dengan CTE SRF Sangat Tinggi 15V Chip Kapasitor Lapisan Tunggal Untuk Mikro Sirkuit Hibrida

CTE Cocok MOS Kondensator HACC101S15V500 100pF 15V Ultra-High SRF Single Layer Chip untuk Mikrosurvei Hibrida

HACC101S15V500 CTE-Matched MOS Capacitor: 100pF 15V dengan Self-Resonance Ultra-High dan Opsi Backside Dual

HACC101S15V500 adalah kapasitor MOS satu lapis 100pF ± 10% dengan nilai 15V DC, diproduksi pada silikon zona terapung (> 1000Ω·cm) dengan SiO termal 300nm₂dimensi chip adalah 0,50mm * 0,50mm * 0,15mm dengan TiW-Au atas metalisasi (2,5μm minimum Au).TiW-Pt-Au standar untuk pemasangan eutektis dan perekat mati epoxy konduktif, atau finishing Au-only opsional yang dioptimalkan untuk penyiraman epoksi yang diisi perak.

1. Koefisien Perpaduan Ekspansi Termal dalam Majelis Hibrida

Tekanan termomekanis adalah penyebab utama kegagalan kondensator pada mikrokor hibrida yang mengalami siklus suhu.Ketidakcocokan koefisien ekspansi termal (CTE) antara chip kondensator dan substrat pembawa menghasilkan tegangan geser di garis ikatan die-attach selama setiap ekskursi suhu. HACC101S15V500 meminimalkan tekanan ini melalui pemilihan bahan:

• Silicon CTE (2,6 ppm/°C):Silikon kristal tunggal memiliki CTE 2,6 ppm/°C pada 300K, membuatnya cocok dengan bahan pembawa umum yang digunakan dalam hibrida RF dan gelombang mikro.₂O₃, 6,7 ppm/°C) menghasilkan ketidakcocokan CTE 4,1 ppm/°C, sekitar setengah dari ketidakcocokan kondensator keramik barium titanate khas (CTE ~ 10 ppm/°C) pada pembawa yang sama.5 ppm/°C) bahkan lebih cocok pada 1Untuk tegangan terendah, tembaga-molibdenum (CuMo, 7-9 ppm/°C) dan tembaga-tungsten (CuW,6-9 ppm/°C) komposit dapat dirumuskan untuk mendekati CTE silikon sambil mempertahankan konduktivitas termal yang tinggi.
• Akomodasi stres dalam baris obligasi:Bahkan dengan pencocokan CTE yang dekat, tekanan geser terbatas berkembang di seluruh antarmuka die-attach selama siklus suhu._menyertakan* (panjang chip / ketebalan garis ikatan), di mana Δα adalah ketidakcocokan CTE, ΔT adalah kisaran suhu, dan E_menyertakanAuSn eutectic (E ≈ 70 GPa) relatif kaku dan mendapat manfaat paling banyak dari pencocokan CTE yang dekat.Epoxy konduktif (E ≈ 5-10 GPa) lebih sesuai dan dapat mentolerir ketidakcocokan CTE yang lebih besar tanpa delaminasi, tapi dengan biaya resistensi termal yang lebih tinggi.
• Kualifikasi siklus suhu:Assembled chips on alumina carriers with AuSn attach have been tested through 500 cycles of -65°C to +150°C (ΔT = 215°C) with no delamination observed by scanning acoustic microscopy (SAM) and under 2% capacitance shiftKinerja ini dimungkinkan oleh ketidakcocokan CTE yang rendah dari sistem bahan silikon-keramik.

2Frekuensi Self-Resonant Ultra-High Melalui Induktansi Parasit Minimal

Frekuensi resonansi diri (SRF) dari kapasitor frekuensi di mana induktansi seri parasit beresonansi dengan kapasitas,di atasnya komponen berperilaku induktif menentukan frekuensi maksimum yang dapat digunakan untuk aplikasi bypass dan kopling. HACC101S15V500 mencapai SRF yang sangat tinggi melalui arsitektur satu lapisan:

• Perhitungan SRF:Untuk nilai 100pF dengan ESL chip intrinsik di bawah 0,05nH, resonansi diri tingkat chip terjadi pada f_SRF= 1/(2π√(LC)) ≈ 1/(2π√(0.05*10−9 * 100*10−12)) ≈ 2.25GHz untuk chip saja. Namun, dalam perakitan praktis, induktansi kawat ikatan (sekitar 0.35nH untuk kawat Au 25μm panjang 0,5 mm) mendominasi.SRF sistem maka sekitar 1/(2π√(0.4*10−9 * 100*10−12)) ≈ 800MHz masih dalam kisaran yang dapat digunakan untuk banyak aplikasi RF.
• Mendorong SRF lebih tinggi:Untuk aplikasi yang membutuhkan SRF di atas 2GHz, beberapa kabel ikatan paralel mengurangi induktansi efektif secara proporsional.menggeser SRF ke sekitar 1.1GHz. Tiga kabel mengurangi lebih lanjut ke ~ 0.13nH, dengan SRF dekat 1.4GHz. Ikatan pita (misalnya, pita emas 25μm * 75μm) memberikan koneksi induktansi rendah alternatif dengan sekitar 0.2nH/mm ≈ kira-kira setengah dari induktansi kawat bundar transversal setara.
• Perbandingan dengan MLCC:Sebuah MLCC 100pF khas dalam paket 0402 memiliki ESL sekitar 0,4-0,6nH ̊ satu urutan besar lebih tinggi daripada ESL chip intrinsik dari HACC101S15V500.Oleh karena itu SRF MLCC terbatas pada sekitar 600-800MHz bahkan sebelum mempertimbangkan induktansi tambahan dari jejak PCB dan viasUntuk aplikasi di atas 1GHz, kapasitor MOS satu lapisan memberikan keuntungan yang jelas dalam bandwidth yang dapat digunakan.

3. Opsi Metallization Backside dioptimalkan untuk metode die-attach yang berbeda

Metalisasi belakang secara langsung mempengaruhi kualitas die-attach, ketahanan termal, dan keandalan jangka panjang.HACC101S15V500 menawarkan dua konfigurasi belakang untuk mencocokkan proses perakitan pelanggan:

• Bagian belakang TiW-Pt-Au standar:Sebuah lapisan adhesi / penghalang TiW 100nm, diikuti oleh penghalang platinum (Pt) 100nm, dengan lapisan luar emas minimal 1,0μm. Penghalang Pt sangat penting untuk aplikasi epoksi yang diisi perak: tanpa itu,ion perak dari epoksi dapat menyebar ke lapisan emas dan membentuk senyawa intermetal Au-Ag pada suhu tinggi, yang rapuh dan dapat mengurangi kekuatan geser mati dari waktu ke waktu. Lapisan Pt secara kimiawi inert untuk emas dan perak, bertindak sebagai penghalang difusi yang efektif.lapisan luar emas larut ke dalam pengelasan AuSn selama aliran kembali, mengekspos penghalang Pt yang tetap utuh dan mencegah solder mencapai lapisan adhesi TiW.
• Bagian belakang (opsional):Untuk pelanggan yang menggunakan pemasangan solder eutectic AuSn secara eksklusif, sisi belakang Au-only (tidak ada Pt atau TiW, ketebalan emas minimal 2,5μm) tersedia.Lapisan emas yang lebih tebal memberikan volume tambahan untuk proses aliran kembali AuSnOpsi ini tidak dianjurkan untuk epoxy attach karena tidak adanya penghalang difusi Pt.
• Persiapan permukaan dan pembasmian:Permukaan emas rentan terhadap kontaminasi organik akibat paparan udara, yang dapat merusak pelembab solder.Kripik dikemas segera setelah deposit belakang dalam kantong penghalang kelembaban vakumUntuk hasil terbaik, die attach harus dilakukan dalam waktu 72 jam setelah membuka kemasan tertutup.30 detik) mengembalikan permukaan emas ke kondisi basah tanpa merusak metallization.

Fitur Utama

• Cocok dengan CTE:Silicon CTE 2,6 ppm/°C sangat cocok dengan pembawa alumina (6,7), AlN (4,5), CuMo (7-9), dan CuW (6-9).500 siklus suhu (-65°C sampai +150°C) dengan pergeseran kapasitas kurang dari 2% dan tidak ada delaminasi yang terdeteksi SAM.
• SRF yang sangat tinggi:ESL chip intrinsik di bawah 0,05nH menghasilkan SRF tingkat chip di atas 2,2GHz untuk 100pF. Kabel ikatan paralel atau sistem push ikatan pita SRF di atas 1GHz.10* ESL lebih rendah dari MLCC kapasitas setara dalam paket 0402.
• Opsi Dual Backside Metallization:TiW-Pt-Au untuk kompatibilitas epoxy dan solder universal dengan penghalang difusi Pt. Pilihan Au-only untuk jalur lampiran eutectic AuSn khusus dengan volume solderable yang ditingkatkan.
• SiO₂Dielektrik:Oksida termal dengan penurunan kapasitas bias DC nol, tan δ di bawah 0,001 pada 1GHz, dan +35ppm/°C TCC.
• Uji tingkat wafer:100% DC probe untuk kapasitansi, kebocoran pada tegangan nominal, dan tegangan pemecahan sebelum dicing.

Spesifikasi listrik (T = 25°C kecuali dinyatakan)

Panduan Kompatibilitas CTE

Aplikasi Tipikal

• Mikrosirkuit hibrida pada substrat alumina atau AlN yang membutuhkan pencocokan CTE yang dekat untuk siklus suhu yang handal
• Bypass gelombang mikro broadband di atas 1GHz di mana MLCC self-resonance membatasi bandwidth yang dapat digunakan
• Modul RF yang dikemas hermetis (dasar HTCC/LTCC) di mana pencocokan CTE kapasitor-ke-paket mencegah tekanan tutup-segel
• Modul T/R array fase pada pembawa CuMo yang mengalami perubahan suhu lingkungan yang luas di instalasi luar ruangan
• Sistem RF kriogenik (misalnya, rantai pembacaan komputasi kuantum yang beroperasi pada 4K) di mana kontraksi diferensial antara komponen harus dikelola

Pedoman Rapat

Tekan mati:Bagian belakang TiW-Pt-Au kompatibel dengan AuSn eutectic (300-320°C, N₂/ H₂Epoxy yang konduktif (pengeboran 150°C).Pengikat kawat:25μm Au ball bonding atau Al wedge bonding. Untuk optimasi SRF di atas 1GHz, gunakan dua kabel ikatan 25μm paralel atau pita Au 25μm * 75μm.Plasma bersih:Jika chip telah terkena udara sekitar lebih dari 72 jam, menerapkan 50W O₂plasma selama 30 detik sebelum die menempel untuk mengembalikan kelembaban permukaan.

Hubungi kami untuk analisis kompatibilitas CTE untuk bahan pembawa spesifik Anda, dukungan optimasi SRF, atau panduan pemilihan metalisasi belakang.