ตัวเก็บประจุ MOS ที่เข้ากันได้กับ CTE SRF สูงพิเศษ ตัวเก็บประจุชั้นเดียว 15V สำหรับวงจรรวมแบบไฮบริด

ชิปชั้นเดียว SRF Ultra-High 15V สําหรับวงจรไมโครไฮบริด

HACC101S15V500 CTE-Matched MOS Capacitor: 100pF 15V พร้อมความสะท้อนของตัวเองที่สูงมากและตัวเลือกด้านหลังสองตัว

HACC101S15V500 เป็นตัวประกอบความหนา MOS แบบชั้นเดียว 100pF ± 10% ที่มีค่า 15V DC ผลิตจากซิลิคอนโซนลอย (> 1000Ω · cm) ด้วยความร้อน SiO 300nm₂ชิปมีขนาด 0.50mm * 0.50mm * 0.15mm ด้วย TiW-Au ท็อปเมทัลลิเซชั่น (2.5μm Au ขั้นต่ํา) ด้านหลังมีให้เลือกใน 2 แบบ:TiW-Pt-Au มาตรฐานสําหรับทั้งผสมผสม eutectic และผสมผสม epoxy die conductive, หรือการทําปลาย Au เท่านั้นที่ปรับปรุงให้เหมาะสมกับการชื้น epoxy ที่เต็มไปด้วยเงิน

1. คออฟเซนต์ของการสอดคล้องการขยายความร้อนใน Hybrid Assemblies

ความเครียดทางเทอร์โมเมกานิค เป็นสาเหตุหลักของการล้มเหลวของคอนเดเซนเตอร์ในไมโครสก์ริทไฮบริดที่ถูกผูกพันกับจักรยานอุณหภูมิความไม่เหมาะสมของสัมพันธ์การขยายความร้อน (CTE) ระหว่างชิป capacitor และ substrate พกพาผลิตความเครียด shear ในสาย die-attach bond ระหว่างการเดินทางอุณหภูมิทุกครั้ง. HACC101S15V500 ลดความเครียดนี้ให้น้อยที่สุด

• ซิลิคอน CTE (2.6 ppm/°C):ซิลิคอนโคลสต์เดียวมี CTE ของ 2.6 ppm / ° C ที่ 300K ทําให้มันเป็นการแข่งขัน CTE ที่ดีเยี่ยมกับวัสดุพกพาทั่วไปที่ใช้ใน RF และไมโครเวฟไฮบริด₂O₃อัลลูมิเนียมไนทรีด (AlN, 4.5) ผสมผสานกับอัลลูมิเนียมไนทรีด (AlN, 4.6)5 ppm/°C) จะตรงกันได้ดีขึ้นในระดับ 1.9 ppm/°C ความแตกต่าง สําหรับความเครียดต่ําที่สุด ทองแดง-โมลิบเดน (CuMo, 7-9 ppm/°C) และทองแดง-ทองเฟิร์ม (CuW,6-9 ppm/°C) ผสมผสานสามารถออกแบบเพื่อเข้าใกล้ CTE ของซิลิคอนในขณะที่รักษาความสามารถในการนําความร้อนสูง.
• การอํานวยความสะดวกจากการเครียดในสายพันธุ์:แม้จะมี CTE ที่ตรงกันอย่างใกล้ชิด ความเครียดการตัดที่จํากัดจะพัฒนาไปทั่วอินเตอร์เฟซ die-attach ระหว่างการหมุนเวียนอุณหภูมิ_{ติดต่อ}* (ความยาวชิป / ความหนาของสายพันธนาการ) โดย Δα คือความไม่ตรงกันของ CTE, ΔT คือช่วงอุณหภูมิ, และ E_{ติดต่อ}คือโมเดลูสความยืดหยุ่นของวัสดุที่ติดกับหมึก. AuSn eutectic (E ≈ 70 GPa) มีความแข็งแรงเทียบเท่ากันและได้รับประโยชน์มากที่สุดจากการตรงกันอย่างใกล้ชิด CTE.อีโอกซี่ที่นํา (E ≈ 5-10 GPa) เป็นที่สอดคล้องกันได้มากขึ้นและสามารถทนความไม่ตรงกันของ CTE ที่ใหญ่กว่าโดยไม่ต้อง delaminationแต่ต้องเสียค่าความต้านทานความร้อนสูงขึ้น
• คุณสมบัติในการจักรยานอุณหภูมิ:Assembled chips on alumina carriers with AuSn attach have been tested through 500 cycles of -65°C to +150°C (ΔT = 215°C) with no delamination observed by scanning acoustic microscopy (SAM) and under 2% capacitance shiftผลงานนี้เป็นไปได้ด้วยความไม่ตรงกันของ CTE ที่ต่ําในระบบวัสดุซิลิคอน-เซรามิก

2อัตราความถี่ที่สะท้อนด้วยตัวเองสูงสุด ผ่านการดึงดูดของปรสิตอย่างน้อย

ความถี่ที่สะท้อนตัวเอง (SRF) ของตัวประกอบความถี่ที่ความถี่ที่ความถี่ของชุดปรสิตสะท้อนกับความถี่มากกว่าที่องค์ประกอบจะประพฤติแบบ inductively กําหนดความถี่ที่ใช้ได้สูงสุดสําหรับการใช้งาน bypass และ coupling. HACC101S15V500 ประสบความสําเร็จ SRF ที่สูงสุดผ่านสถาปัตยกรรมชั้นเดียวของมัน

• การคํานวณ SRFสําหรับค่า 100pF กับ ESL ชิปภายในที่ต่ํากว่า 0.05nH,_SRF= 1/(2π√(LC)) ≈ 1/(2π√(0.05*10−9 * 100*10−12)) ≈ 2.25GHz สําหรับชิปคนเดียว. อย่างไรก็ตาม, ในการประกอบการที่ใช้ได้จริง, อุปทานสายพันธนาการ (ประมาณ 0.35nH สําหรับสาย Au ความยาว 25μm 0.5mm) เป็นหลัก.ระบบ SRF คือประมาณ 1/(2π√(0.4*10−9*100*10−12)) ≈ 800MHz ยังคงอยู่ในช่วงที่สามารถใช้ได้สําหรับการใช้งาน RF มากมาย
• ขยับ SRF ให้สูงขึ้นสําหรับการใช้งานที่ต้องการ SRF มากกว่า 2GHz สายเชื่อมคู่หลายสายลดความแรงดันที่มีประสิทธิภาพอย่างสัดส่วน สายเชื่อมคู่สองสายลดความแรงดันเป็นครึ่ง ~ 0.2nHการย้าย SRF เป็นประมาณ 1.1GHz. สามสายลดมันลงอีก ~ 0.13nH, โดย SRF ใกล้ 1.4GHz. การเชื่อมต่อริบบอน (ตัวอย่างเช่นริบบอนทอง 25μm * 75μm) ให้การเชื่อมต่อแบบแลกเปลี่ยนที่มีอ่อนแรงต่ําประมาณ 0.2nH/mm ราวๆครึ่งของแรงดึงของสายกลมตัดข้ามที่เท่ากัน.
• การเปรียบเทียบกับ MLCC:MLCC แบบ 100pF ในพัสดุ 0402 มี ESL ประมาณ 0.4-0.6nH มากกว่า ESL ชิปภายในของ HACC101S15V500ดังนั้น SRF ของ MLCC จํากัดประมาณ 600-800MHz แม้แต่ก่อนที่จะพิจารณาการเสริม inductance ของร่องรอย PCB และ viasสําหรับการประยุกต์ใช้งานที่สูงกว่า 1GHz เครื่องประกอบความแข็ง MOS ชั้นเดียวให้ข้อดีที่ชัดเจนในความกว้างแบนด์วิทที่สามารถใช้ได้

3. ตัวเลือกการทําโลหะด้านหลังที่ปรับปรุงให้เหมาะสมกับวิธีการเจาะเจาะต่าง ๆ

การผสมโลหะด้านหลังมีอิทธิพลตรงต่อคุณภาพการผสม, ความทนความร้อน และความน่าเชื่อถือระยะยาวHACC101S15V500 ให้บริการสองการปรับปรุงด้านหลังเพื่อสอดคล้องกับกระบวนการประกอบของลูกค้า:

• ด้านหลัง TiW-Pt-Au แบบมาตรฐาน:ชนิดความเหนียว / ผนัง TiW 100nm ตามด้วยผนังเพลตินัม (Pt) 100nm, ด้วยชั้นนอกทองคําขั้นต่ํา 1.0μm.ยอนเงินจาก epoxy สามารถกระจายเข้าไปในชั้นทองคําและสร้างสารประกอบระหว่างโลหะ Au-Ag ในอุณหภูมิที่สูงขึ้น, ที่เปราะบางและสามารถลดความแข็งแกร่งการตัดเจาะในเวลาที่ผ่านมา. ชั้น Pt เป็นสารที่ไม่ทํางานทางเคมีทั้งทองและเงิน, ปฏิบัติหน้าที่เป็นอุปสรรคการกระจายที่มีประสิทธิภาพ. สําหรับการผสมผสมผสม eutectic,ชั้นนอกของทองคําละลายใน AuSn solder ระหว่างการไหลกลับ, เปิดกั้น Pt ที่ยังคงไม่เสียหายและป้องกัน solder จากการบรรลุชั้น TiW การผูกพัน
• ข้างหลัง Au เท่านั้น (ไม่จํากัด)สําหรับลูกค้าที่ใช้เฉพาะ AuSn ยูเทคติก solder attach มีด้านหลัง Au เท่านั้น (ไม่มี Pt หรือ TiW ความหนาของทอง 2.5μm อย่างน้อย)ชั้นทองที่หนากว่าให้ปริมาณที่ขายได้เพิ่มเติมสําหรับกระบวนการ AuSn reflow, รับประกันความชื้นอย่างสมบูรณ์แบบ แม้ว่าทองคําบางส่วนจะบริโภคโดยการละลายใน solder สะบัด. ตัวเลือกนี้ไม่แนะนําสําหรับ epoxy attach เนื่องจากการขาดของ Pt ป้องกันการกระจาย
• การเตรียมพื้นผิวและการชื้น:ด้านผิวทองคํามีความเปราะบางต่อการปนเปื้อนทางอินทรีย์จากการเผชิญหน้ากับอากาศ ซึ่งสามารถทําให้การปนเปื้อนของทองคําเสื่อมลงชิปถูกบรรจุโดยทันทีหลังจากฝากด้านหลังในถุงป้องกันความชื้นที่ปิดด้วยระยะว่างเพื่อผลที่ดีที่สุด การติดตั้งแบบ die ควรทําภายใน 72 ชั่วโมงหลังจากเปิดแพคเกจที่ปิดปิด หากมีการเผชิญหน้าต่อระยะยาว30 วินาที) กลับคืนพื้นผิวทองคําเป็นสภาพที่เหม็นได้โดยไม่เสียหายการโลหะ.

ลักษณะสําคัญ

• คลิกที่ CTEซิลิคอน CTE ของ 2.6 ppm / °C ตรงกับตัวนําอัลลูมินา (6.7), AlN (4.5), CuMo (7-9) และ CuW (6-9)วงจรอุณหภูมิ 500 ครั้ง (-65 °C ถึง +150 °C) โดยมีการเปลี่ยนแปลงความจุน้อยกว่า 2% และไม่มีการปรับระดับที่สามารถตรวจสอบ SAM ได้.
• SRF สูงสุดESL ชิปภายในที่ต่ํากว่า 0.05nH ผลิต SRF ระดับชิปสูงกว่า 2.2GHz สําหรับ 100pF สายเชื่อมต่อคู่ ๆ หรือระบบผลักดันการเชื่อมต่อริบอน SRF มากกว่า 1GHz10* ESLต่ํากว่า MLCC ที่มีความจุเทียบเท่าในกล่อง 0402.
• ตัวเลือกการทําโลหะด้านหลังแบบสองแบบ:TiW-Pt-Au สําหรับการเข้ากันทั่วไปของ epoxy และ solder กับ Pt diffusion barrier ตัวเลือก Au-only สําหรับเส้นเชื่อม AuSn eutectic ที่มุ่งเน้นกับปริมาตรการที่เพิ่มขึ้น
• SiO₂ไดเอเลคทริก:อ๊อกไซด์ความร้อนที่มีความเสื่อมของความจุความจุในอัตราการต่อสัดส่วน DC เต็มที่ 0, tan δ ต่ํากว่า 0.001 ที่ 1GHz และ + 35ppm/°C TCC
• การทดสอบระดับโฟร์:โซนด DC 100% สําหรับความจุ, การรั่วไหลในแรงดันระดับ, และแรงดันแยกก่อนการตัด.

รายละเอียดไฟฟ้า (T = 25°C เว้นแต่ระบุไว้)

คู่มือความเหมาะสมของ CTE

การใช้งานทั่วไป

• วงจรไมโครไฮบริดบนอะลูมิเนียมหรือ AlN สับสราตที่ต้องการการสอดคล้อง CTE ที่ใกล้ชิดสําหรับจักรยานอุณหภูมิที่มีความน่าเชื่อถือสูง
• การเลี่ยงไมโครเวฟแบบบร็อดแบนด์ มากกว่า 1GHz โดยการจํากัดความกว้างของแบนด์ที่ใช้ได้โดย MLCC
• โมดูล RF แพคเกจแบบปิดปิด (HTCC/LTCC base) โดยการจับคู่ CTE ระหว่างตัวประกอบและตัวประกอบป้องกันความเครียดปิดเปลือก
• โมดูล T/R แบบเรียงระยะบนพนักงานพนัน CuMo ที่ได้รับการเปลี่ยนแปลงอุณหภูมิบริเวณที่กว้างขวางในอุปกรณ์กลางแจ้ง
• ระบบ RF Cryogenic (ตัวอย่างเช่นโซ่การอ่านคอมพิวเตอร์ควอนตัมที่ทํางานที่ 4K) ที่ต้องจัดการการหดตัวความแตกต่างระหว่างองค์ประกอบ

แนวทางการประชุม

ติดต่อ:TiW-Pt-Au ด้านหลังที่เข้ากันได้กับ AuSn eutectic (300-320 °C, N₂/H₂) และอากาศนํา epoxy (150 °C การรักษา)การผูกเชือกการผูกพันลูกบอล Au ขนาด 25μm หรือผูกพัน Al wedge สําหรับการปรับปรุง SRF มากกว่า 1GHz ใช้สายผูกพัน 25μm ทิศทางสองสาย หรือริบบอน Au ขนาด 25μm * 75μmพลาสมาสะอาด:หากชิปได้รับการเผชิญกับอากาศภายในมากกว่า 72 ชั่วโมง, ใช้ 50W O₂พลาสมา 30 วินาที ก่อนที่จะผสมผสาน เพื่อคืนความสามารถในการชื้นผิว

ติดต่อเราเพื่อการวิเคราะห์ความเหมาะสมของ CTE สําหรับวัสดุตัวนําเฉพาะของคุณ การสนับสนุนการปรับปรุง SRF หรือคําแนะนําการเลือกโลหะด้านหลัง