1000pF 35V MOS Kondensator SiO2 Dielektrik Emas Metal Low ESR Kondensator Untuk RF IC

HACC102S35V500 1000pF 35V MOS Capacitor High Q Low ESR Emas  Kapasitor ESR Rendah untuk RF IC

HACC102S35V500: Kapasitor MIM 1000pF 35V Terintegrasi Foundry untuk Jalur Sinyal RF Kerugian Rendah

Posisi Produk

HACC102S35V500 dibuat khusus untuk insinyur desain RF yang tidak mampu menanggung kerugian penyisipan. Setiap parameter — mulai dari logam atas emas 2,5μm hingga dielektrik SiO2 yang tumbuh secara termal — telah dioptimalkan untuk satu tujuan: faktor Q maksimum dengan ESR minimum dalam die yang langsung masuk ke alur foundry Anda yang ada.
Berbeda dengan kapasitor SMD diskrit yang memperkenalkan induktansi parasit 200-500pH pada tingkat papan, HACC102S35V500 terintegrasi pada tingkat die atau modul, mengurangi parasit interkoneksi sebesar satu urutan besarnya. Untuk pencocokan keluaran penguat daya 5G n77, perbedaan tersebut dapat berarti 2-3 poin persentase PAE.

Mengapa Faktor Q Penting dalam Desain Anda

Dalam jaringan pencocokan RF, Q yang dimuat dari induktor biasanya membatasi bandwidth. Tetapi Q kapasitor menentukan kerugian penyisipan. Pada 3,5GHz — inti dari 5G sub-6GHz — HACC102S35V500 mempertahankan Q melebihi 100. Dalam L-match dua elemen dengan induktor Q=40, beralih dari kapasitor Q=50 (MLCC tipikal) ke kapasitor Q=100+ (HACC102S35V500) memulihkan sekitar 0,4dB kerugian tembus. Dalam PA Doherty 4 tahap dengan 8 elemen pencocokan, peningkatan kumulatif melebihi 2dB — perbedaan antara memenuhi dan melewatkan masker ACLR 3GPP.

Integrasi Foundry: Tidak Perlu Perubahan Proses

HACC102S35V500 diproduksi pada substrat silikon resistivitas tinggi (>1000 Ω·cm) standar menggunakan hanya bahan dan proses yang tersedia di setiap fab CMOS dan BiCMOS utama:

• SiO2 yang tumbuh secara termal — tungku oksidasi gerbang yang sama yang digunakan untuk dielektrik gerbang transistor
• Metalurgi emas sputtering — deposisi logam back-end-of-line standar
• Pasivasi Si3N4 PECVD — dielektrik interkoneksi standar

Tidak ada bahan eksotis. Tidak ada peralatan khusus. Tidak ada hambatan kualifikasi proses. Process Design Kit (PDK) seri HACC mencakup aturan DRC, pemetaan lapisan, dan model perangkat terverifikasi yang dikalibrasi hingga 40GHz — siap untuk impor langsung ke Cadence Virtuoso, Keysight ADS, atau ANSYS HFSS.

Tolok Ukur Kinerja

Analisis Mendalam Aplikasi Target

Pencocokan Keluaran Penguat Daya 5G NR

Ponsel 5G modern mengemas hingga 12 inti PA di seluruh pita n77/n78/n79. Jaringan pencocokan keluaran beroperasi pada 3,3-5,0GHz di mana setiap miliohm ESR secara langsung mengurangi daya yang dipancarkan. ESR sub-0,3Ω HACC102S35V500 pada 1MHz (sub-0,5Ω pada 1GHz) meminimalkan kerugian jaringan pencocokan, sementara peringkat 35V mengakomodasi tegangan puncak >10V yang terlihat pada modulator catu daya PA pelacakan amplop.

Front-End Beamformer Array Bertahap

Array bertahap SATCOM dan radar memerlukan pencocokan penguatan dan fasa antar saluran di ratusan elemen. Dengan keseragaman kapasitansi σ tingkat wafer <2%, HACC102S35V500 memastikan transformasi impedansi yang konsisten di setiap saluran beamformer, meminimalkan beban kalibrasi dalam arsitektur beamforming digital.Backhaul Titik-ke-Titik Gelombang Mikro

Tautan backhaul E-band (71-86GHz) menuntut kapasitor dengan resonansi mandiri jauh di atas pita operasi. ESL <50pH HACC102S35V500 mendorong SRF melampaui 20GHz, menyediakan bypass dan kopling yang bersih dan bebas resonansi melalui pita Ku, K, dan Ka. Untuk operasi E-band, pemasangan flip-chip mengurangi ESL efektif di bawah 30pH.

Panduan PerakitanWire Bonding

Parameter

Wedge Bonding

Epoksi standar yang diisi Ag, sembuhkan sesuai rekomendasi produsen. Kompatibel dengan opsi metalurgi belakang Au.

• Eutektik AuSn: Preform 80Au/20Sn pada 300-320°C di bawah gas pembentuk. Resistansi termal terendah untuk aplikasi daya tinggi.
• Ag Sinter: Kompatibel dengan logam belakang Au untuk aplikasi keandalan tinggi yang membutuhkan kemampuan operasi >300°C.
• Ringkasan Keandalan & KualifikasiTes

Kondisi

100pF hingga 10nF tersedia (hubungi pabrik untuk nilai kustom)

• Tegangan: Peringkat 10V hingga 50V dapat dicapai dengan penyesuaian ketebalan dielektrik
• Ukuran Die: 300μm hingga 2mm per sisi; array multi-die untuk >10nF pada substrat tunggal
• Metalurgi: Au (standar), Al, atau Cu dengan UBM untuk flip-chip
• Belakang: Bare Si, Au, atau AuSn
• Penyaringan: Kelas B (standar), Kelas S (MIL-PRF-38534) tersedia
• Pengiriman: Waffle pack, Gel-Pak, tape-and-reel, atau wafer yang dipotong di bingkai
• Pertanyaan yang Sering DiajukanBagaimana cara memodelkan HACC102S35V500 di simulator EM saya?

Model S-parameter bersertifikat (format .s2p dua port 100MHz–40GHz) tersedia di bawah NDA untuk konfigurasi pemasangan wire-bonded dan flip-chip. Untuk lingkungan perakitan kustom, kami menyediakan model EM 3D yang diparameterkan (format HFSS .aedt atau ADS .dsn) yang mencakup panjang kawat ikatan, bahan die attach, dan tumpukan substrat sebagai parameter yang dapat disesuaikan pengguna. Hubungi tim aplikasi kami untuk meminta pustaka model.

Dapatkah HACC102S35V500 bertahan dari reflow bebas timbal jika dipasang pada interposer?

Ya. Saat dipasang pada interposer keramik atau organik dengan underfill yang sesuai, perangkat tahan terhadap profil reflow bebas timbal standar (puncak 260°C, >217°C selama 60-90 detik). Metalurgi Au 2,5μm stabil hingga >300°C. Perhatikan bahwa pemasangan PCB langsung tanpa interposer tidak disarankan karena ketidakcocokan CTE dengan FR-4.

Berapa jumlah pesanan minimum untuk evaluasi prototipe?

Kit evaluasi standar mencakup 25 die dalam waffle pack dengan laporan pengujian cetak untuk lot wafer tertentu. Sampel teknik dikirim dalam 1-2 minggu. Tidak ada jumlah pesanan minimum untuk evaluasi awal — kami ingin memudahkan pembuktian keunggulan kinerja dalam desain Anda.

Bagaimana Anda menjamin Q>300 pada 1MHz dalam produksi?

Faktor Q diuji pada basis sampel per wafer (5 die per wafer, tengah dan 4 sudut) menggunakan penganalisis impedansi terkalibrasi dengan probe Cascade Microtech. Pengujian 100% seluruh wafer mencakup kapasitansi, kebocoran, dan tegangan tembus pada setiap die. Bagan kontrol proses statistik (SPC) untuk Q dipertahankan, dan wafer apa pun dengan Q

<300 di situs sampel mana pun dikarantina untuk tinjauan teknik. Kisaran Q produksi tipikal adalah 350-420 pada 1MHz.

Apakah seri HACC bebas ITAR untuk proyek internasional?Ya. Seri HACC diklasifikasikan sebagai EAR99 berdasarkan Peraturan Administrasi Ekspor AS. Tidak ada batasan ITAR yang berlaku. Kapasitor adalah komponen komersial yang tersedia secara komersial (COTS) yang cocok untuk aplikasi komersial dan pertahanan yang tidak memerlukan komponen yang dikontrol ITAR.

Langkah Selanjutnya

Minta sampel

— kit evaluasi 25-die dengan laporan pengujian

1. Unduh PDK — aturan DRC, peta lapisan, dan model S-parameter (NDA diperlukan)
2. Spesifikasi kustom — Hubungi tim teknik kami dengan target C, V, Q, dan ukuran die Anda
3. Kualifikasi Foundry — Dukungan transfer proses untuk program bervolume tinggi di fab pilihan Anda
4. Mulai evaluasi Anda hari ini. Hubungi kami untuk sampel dan akses PDK.