Condensador MOS de 1000pF 35V con dieléctrico de SiO2 y metal dorado de baja ESR para IC de RF

HACC102S35V500 1000pF 35V Capacitor MOS de Alta Q y Bajo ESR de Metal Dorado Capacitor de Bajo ESR para IC de RF

HACC102S35V500: Capacitor MIM integrado en fundición de 1000pF y 35V para rutas de señal de RF de baja pérdida

Posicionamiento del Producto

El HACC102S35V500 está diseñado específicamente para ingenieros de diseño de RF que no pueden permitirse pérdidas de inserción. Cada parámetro, desde el metal superior dorado de 2.5µm hasta el dieléctrico de SiO2 crecido térmicamente, se ha optimizado para un objetivo: factor Q máximo con ESR mínimo en un chip que se integra directamente en su flujo de fundición existente.
A diferencia de los capacitores discretos SMD que introducen 200-500pH de inductancia parásita a nivel de placa, el HACC102S35V500 se integra a nivel de chip o módulo, reduciendo los parásitos de interconexión en un orden de magnitud. Para una coincidencia de salida de amplificador de potencia 5G n77, esa diferencia puede significar 2-3 puntos porcentuales de PAE.

¿Por qué el Factor Q es Importante en su Diseño

En una red de adaptación de RF, el Q cargado del inductor típicamente limita el ancho de banda. Pero el Q del capacitor determina la pérdida de inserción. A 3.5GHz, el corazón de 5G sub-6GHz, el HACC102S35V500 mantiene un Q superior a 100. En una coincidencia L de dos elementos con un inductor Q=40, al cambiar de un capacitor Q=50 (MLCC típico) a un capacitor Q=100+ (HACC102S35V500) se recuperan aproximadamente 0.4dB de pérdida de transmisión. En un PA Doherty de 4 etapas con 8 elementos de adaptación, la mejora acumulativa supera 2dB, la diferencia entre cumplir y no cumplir las máscaras ACLR de 3GPP.

Integración en Fundición: No se Requieren Cambios de Proceso

El HACC102S35V500 se fabrica en un sustrato de silicio de alta resistividad (>1000 Ω·cm) estándar utilizando solo materiales y procesos disponibles en todas las principales fábricas CMOS y BiCMOS:

• SiO2 crecido térmicamente, el mismo horno de oxidación de puerta utilizado para dieléctricos de puerta de transistores
• Metalización de oro pulverizado, deposición de metal estándar de la línea de back-end
• Pasivación de Si3N4 PECVD, dieléctrico de interconexión estándar

Sin materiales exóticos. Sin equipo especializado. Sin barrera de calificación de proceso. El Kit de Diseño de Proceso (PDK) de la serie HACC incluye reglas DRC, mapeo de capas y modelos de dispositivos verificados calibrados a 40GHz, listos para importación directa en Cadence Virtuoso, Keysight ADS o ANSYS HFSS.

Puntos de Referencia de Rendimiento

Análisis Profundo de Aplicaciones Objetivo

Adaptación de Salida de Amplificador de Potencia 5G NR

Los modernos teléfonos 5G empaquetan hasta 12 núcleos de PA en las bandas n77/n78/n79. Las redes de adaptación de salida operan a 3.3-5.0GHz donde cada miliohm de ESR se resta directamente de la potencia radiada. El ESR sub-0.3Ω del HACC102S35V500 a 1MHz (sub-0.5Ω a 1GHz) minimiza la pérdida de la red de adaptación, mientras que la clasificación de 35V acomoda los voltajes pico >10V vistos en los moduladores de suministro de PA de seguimiento de envolvente.

Front-Ends de Conformador de Haz de Array en Fase

Los arrays en fase SATCOM y de radar requieren coincidencia de ganancia y fase canal a canal en cientos de elementos. Con una uniformidad de capacitancia a nivel de oblea de σ <2%, el HACC102S35V500 garantiza una transformación de impedancia consistente en cada canal del conformador de haz, minimizando la carga de calibración en arquitecturas de conformación de haz digital.Backhaul de Microondas Punto a Punto

Los enlaces de backhaul de banda E (71-86GHz) exigen capacitores con auto-resonancia muy por encima de la banda de operación. La

ESL <50pH del HACC102S35V500 empuja la SRF más allá de 20GHz, proporcionando bypass y acoplamiento limpios y sin resonancia a través de las bandas Ku, K y Ka. Para operación en banda E, el montaje flip-chip reduce la ESL efectiva por debajo de 30pH.

Directrices de Ensamblaje

Enlace de Hilo

Adhesión del Chip

• Epoxi conductor: Epoxi estándar relleno de Ag, curado según recomendación del fabricante. Compatible con la opción de metalización posterior Au.
• Eutéctico AuSn: Preforma 80Au/20Sn a 300-320°C bajo gas de formación. Menor resistencia térmica para aplicaciones de alta potencia.
• Ag Sinterizado: Compatible con metal posterior Au para aplicaciones de alta fiabilidad que requieren capacidad de operación >300°C.

Resumen de Fiabilidad y Calificación

Opciones de Personalización

• Capacitancia: 100pF a 10nF disponibles (contactar a fábrica para valores personalizados)
• Voltaje: Se pueden lograr clasificaciones de 10V a 50V con ajuste del grosor del dieléctrico
• Tamaño del chip: 300µm a 2mm por lado; arrays de múltiples chips para >10nF en un solo sustrato
• Metalización: Au (estándar), Al o Cu con UBM para flip-chip
• Parte posterior: Si desnudo, Au o AuSn
• Selección: Clase B (estándar), Clase S (MIL-PRF-38534) disponible
• Entrega: Waffle pack, Gel-Pak, cinta y carrete, o oblea serrada en marco

Preguntas Frecuentes

¿Cómo modelo el HACC102S35V500 en mi simulador EM?

Un modelo certificado de parámetros S (100MHz–40GHz, formato .s2p de dos puertos) está disponible bajo NDA tanto para configuraciones de montaje con enlace de hilo como flip-chip. Para entornos de ensamblaje personalizados, proporcionamos un modelo EM 3D parametrizado (formato .aedt de HFSS o .dsn de ADS) que incluye la longitud del hilo de unión, el material de adhesión del chip y la pila del sustrato como parámetros ajustables por el usuario. Póngase en contacto con nuestro equipo de aplicaciones para solicitar la biblioteca de modelos.

¿Puede el HACC102S35V500 sobrevivir a la soldadura sin plomo si se monta en un interposer?

Sí. Cuando se monta en un interposer cerámico u orgánico con subrelleno apropiado, el dispositivo resiste los perfiles de soldadura sin plomo estándar (pico de 260°C, >217°C durante 60-90 segundos). La metalización de Au de 2.5µm es estable a >300°C. Tenga en cuenta que no se recomienda la unión directa a PCB sin interposer debido a la falta de coincidencia CTE con FR-4.

¿Cuál es la cantidad mínima de pedido para la evaluación de prototipos?

Los kits de evaluación estándar incluyen 25 chips en waffle pack con un informe de prueba impreso para el lote de oblea específico. Las muestras de ingeniería se envían en 1-2 semanas. No hay cantidad mínima de pedido para la evaluación inicial; queremos que sea fácil demostrar la ventaja de rendimiento en su diseño.

¿Cómo garantizan Q>300 a 1MHz en producción?

El factor Q se prueba en una base de muestra por oblea (5 chips por oblea, centro y 4 esquinas) utilizando un analizador de impedancia calibrado con sondas Cascade Microtech. La prueba completa del 100% de la oblea cubre la capacitancia, la fuga y el voltaje de ruptura en cada chip. Se mantienen gráficos de control estadístico de procesos (SPC) para Q, y cualquier oblea con Q <300 en cualquier sitio de muestra se pone en cuarentena para revisión de ingeniería. El rango típico de Q en producción es de 350-420 a 1MHz.¿La serie HACC está libre de ITAR para proyectos internacionales?

Sí. La serie HACC está clasificada como EAR99 según las Regulaciones de Administración de Exportaciones de EE. UU. No se aplican restricciones ITAR. El capacitor es un componente comercial disponible en el mercado (COTS) adecuado para aplicaciones comerciales y de defensa que no requieren piezas controladas por ITAR.

Próximos Pasos

Solicitar muestras

1. — kit de evaluación de 25 chips con informe de pruebaDescargar PDK
2. — reglas DRC, mapa de capas y modelos de parámetros S (se requiere NDA)Especificación personalizada
3. — Póngase en contacto con nuestro equipo de ingeniería con su C, V, Q y tamaño de chip objetivoCalificación de fundición
4. — Soporte de transferencia de proceso para programas de alto volumen en su fábrica preferidaComience su evaluación hoy. Contáctenos para muestras y acceso al PDK.