CTE マッチング MOS キャパシタ 超高SRF 15V 単層キャパシタ ハイブリッドマイクロ回路用

CTEマッチされたMOSコンデンサータHACC101S15V500 100pF 15Vハイブリッドマイクロ回路のための超高SRF単層チップ

HACC101S15V500 CTEマッチしたMOSコンデンサ: 100pF 15V,超高自響とダブルバックサイドオプション

HACC101S15V500は,50VDCで評価された100pF ±10%単層MOSコンデンサで,300nm熱性SiOで浮遊ゾーンシリコン (>1000Ω·cm) で製造されています.₂切片の寸法は0.50mm * 0.50mm * 0.15mmで,TiW-Au上部金属化 (2.5μm最小Au) されている.裏側には2つの構成が用意されている:標準 TiW-Pt-Au は,ユーテクトス溶接剤と伝導性エポキシス型溶接剤の両方銀で満たされたエポキシの湿化のために最適化された Auのみの仕上げ.

1ハイブリッドアセンブリにおける熱膨張マッチングの係数

熱機械的ストレスは,温度サイクルにさらされるハイブリッドマイクロ回路におけるコンデンサータ障害の主な原因である.コンデンサータチップとキャリア基板の間の熱膨張係数 (CTE) の不一致は,毎度の温度エクスクランス中に,ダイアアサッチボンドラインの切断ストレスを発生させます.HACC101S15V500は,材料の選択によって,このストレスを最小限に抑えます.

• シリコンCTE (2.6ppm/°C):単結晶シリコンは300KでCTEは2.6ppm/°Cで,RFおよびマイクロ波ハイブリッドで使用される一般的なキャリア材料に優れたCTEマッチになります.₂オー₃アルミニウムナイトリド (AlN,4.5) は,CTEのCTEの不一致を発生させ,CTEのCTEの不一致を発生させ,CTEのCTEのCTEのCTEを発生させ,CTEのCTEのCTEのCTEを発生させ,CTEのCTEのCTEのCTEを発生させ,CTEのCTEのCTEのCTEを発生させ,CTEのCTEのCTEのCTEのCTEを発生させ,CTEのCTEのCTEのCTEのCTEのCTEを発生させ,CTEのCTEのCTEのCTEのCTEのCTEを発生させ,CTEのCTEのCTEのCTEを発生させ,CTEのCTEのCTEのCTEを発生させ,CTEのCTEのCTEのCTEのCTEを発生させ,CTEのCTEのCTEのCTEを発生させ,CTEのCTEのCTEを変化させ,CTEのCTEのCTEを変化させ,CTEのCTEのCTEを1 によりよくマッチします.最低のストレスの場合,銅モリブデン (CuMo,7-9 ppm/°C) と銅タングスタン (CuW,6-9 ppm/°C) の複合材料は,高い熱伝導性を維持しながら,シリコンのCTEに近づくように作ることができます..
• 債券ラインのストレスアコマジメント:CTEのほぼ一致でも,温度サイクルの間,切断インターフェース全体に有限の切断ストレスが発生する.ストレスの大きさは Δα * ΔT * E に比例する._添付する* (チップ長/ボンドライン厚さ),ここでΔαはCTE不一致,ΔTは温度範囲,Eは_添付するAuSn eutectic (E ≈ 70 GPa) は比較的硬さがあり,CTEの密接なマッチから最も恩恵を受ける.導電性エポキシ (E ≈ 5-10 GPa) はより適合性があり,デラミネーションなしでより大きなCTE不一致を容認できる熱抵抗が高くなります
• 温度サイクル資格:Assembled chips on alumina carriers with AuSn attach have been tested through 500 cycles of -65°C to +150°C (ΔT = 215°C) with no delamination observed by scanning acoustic microscopy (SAM) and under 2% capacitance shiftこの性能は,シリコンとセラミック材料のシステムの本質的に低いCTE不一致によって可能になります.

2微小な寄生体誘導によって超高い自己共鳴周波数

コンデンサータの自己共鳴周波数 (SRF) 寄生系誘導がコンデンサンスと共鳴する周波数部品がインダクティブに動作する周波数以上では,バイパスおよびコップリングアプリケーションの最大使用可能な周波数を決定します.HACC101S15V500は,単層構造により超高いSRFを達成しています.

• SRFの計算:内部チップESLが0.05nH未満の100pF値では,チップレベルの自己共鳴がfで発生します._SRF電子チップの電波回路は,電波回路の回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さ,電波回路の長さなど.システム SRF は,約 1/(2π√(0 です..4*10−9*100*10−12)) ≈800MHzは,多くのRFアプリケーションで使用可能な範囲内にある.
• SRFを押し上げると2GHz以上のSRFを必要とするアプリケーションでは,複数の並列結合ワイヤが有効誘導力を比例して低下させる. 2つの並列結合ワイヤは誘導力を約0.2nHに半減させる.SRFを約1に移動する.1GHz. 3本のワイヤーはそれをさらに0.13nHに縮小し,SRFは1.4GHzに近い.リボン結合 (例えば,25μm * 75μmのゴールドリボン) は約0.2nH/mm 相当な横断線の半分のインダクタンス.
• MLCCとの比較:0402パッケージの典型的な100pFMLCCは,HACC101S15V500の固有チップESLよりも約0.4〜0.6nHのESLが大きい.MLCCのSRFは,PCBの痕跡とバイアスの追加誘導性を考慮する前に,約600-800MHzに制限されています.1GHz以上のアプリケーションでは,単層MOSコンデンサは,使用可能な帯域幅で明確な利点を提供します.

3. バックスサイド金属化オプションは,異なるダイアタッチ方法のために最適化

バックサイド金属化が直接 固付け質,熱耐性,長期信頼性に影響しますHACC101S15V500は,顧客の組み立てプロセスにマッチするために2つのバックサイド構成を提供しています:

• 標準TiW-Pt-Auの裏側:100nm TiW接着/障壁層,その後100nmプラチナ (Pt) 障壁,最小1.0μmの金外層.Pt障壁は,銀で満たされたエポキシアプリケーションにとって重要です.エポキシから銀イオンが金層に拡散し,高温でAu-Agインターメタル化合物を形成するPt層は金と銀の両方に化学的に惰性であり,効果的な拡散障壁として作用する. ユーテクトス溶接剤の付付用には,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層は,Pt層黄金の外層は,再流中にAuSn溶接中に溶けます.溶接がTiW接着層に到達するのを防ぎ,Ptバリアを暴露します.
• オウのみの裏側 (オプション):AuSnのみを使用するEUTECTICソールドアタッチを使用する顧客には,Auのみの裏側 (PtまたはTiWなし,金厚さ最低2.5μm) が利用可能である.厚い金層は,AuSnリフロープロセスに追加的な販売容量を提供します.このオプションは,Pt拡散バリアがないため,エポキシアタッチでは推奨されません.
• 表面の調理と濡れ:金面は空気による有機汚染を受けやすいので 溶接液の湿度が低下しますチップは,バックサイドの堆積後すぐに真空密閉湿度防止袋に包装されます.最良の結果のため,封印されたパッケージを開封してから72時間以内に,ダイアタッチを行う必要があります.長期間の暴露が発生した場合,短い酸素プラズマ清掃 (50W,金属化にダメージを与えないまま,金表面を湿気状態に戻します..

主要 な 特徴

• 完璧なCTEマッチング:シリコンCTEは2.6ppm/°Cでアルミナ (6.7),AlN (4.5),CuMo (7-9),およびCuW (6-9) キャリアと密接に一致する.500回の温度サイクル (−65°C~+150°C) で,容量シフトが2%未満で,SAMで検出可能なデラミナーションがない.
• 超高 SRF:0.05nH未満の内在チップESLは,100pFでチップレベルのSRFが2.2GHzを超える.並列結合線またはリボン結合プッシュシステムは1GHz以上のSRFを生成する.配列 0402 の同等容量 MLCC より 10* 低い ESL.
• 双面の裏側金属化オプション:普遍的なエポキシとPt拡散障壁との溶接器互換性のためのTiW-Pt-Au. 拡張溶接容量を持つ専用AuSnユーテキティックアタッチラインのためのAuのみオプション.
• SiO₂ダイレクトリック:熱酸化物,DC偏差容量低下がゼロ,1GHzで0.001未満のタン δ,TCC+35ppm/°C.
• ワッフルレベル試験:定電圧の容量,漏れ,断熱電圧の100%のDC探査機

電気仕様 (T = 25°C 記載がない限り)

CTE互換性ガイド

典型的な用途

• 高信頼性の温度サイクリングのためにCTEマッチングを必要とするアルミニウムまたはAlN基板のハイブリッドマイクロ回路
• 1GHz以上のブロードバンドマイクロ波バイパスで,MLCCの自己共鳴が使用可能な帯域幅を制限する
• 密封型RFモジュール (HTCC/LTCCベース) で,コンデンサータとパッケージのCTEマッチングは蓋密封ストレスを防止する
• 室外装置における環境温度の大きな変動にさらされる CuMo キャリア上の段階式配列 T/R モジュール
• クリオジェニック RF システム (例えば,4K で動作する量子コンピューティング 読み込みチェーン) において,部品間の差収縮を制御しなければならない

組み立てガイドライン

デイアタッチ:TiW-Pt-Auの裏側はAuSnユーテクティック (300-320°C,N) と互換性がある₂/H₂) とAg導電性エポキシ (150°C固化). AuSn eutecticのみのAuのみの裏側.ワイヤー結合:25μm Au ボール結合またはAl クイーン結合. 1GHz以上のSRF最適化のために,2つの並列の25μm結合線または25μm * 75μm Au リボンを使用する.プラズマはきれいチップが72時間以上環境空気に曝された場合,50WOを適用します.₂表面の湿度を回復するために,マウントマウントマウントマウントマウントマウントマウント

特定のキャリア材料,SRF最適化サポート,またはバックサイド金属化選択ガイドのためのCTE互換性分析のために私たちと連絡してください.