ニアゼロインダクタンスMOSキャパシタ 単層 30V 100pF キャパシタチップ 広帯域RF用

Near-Zero Inductance MOS Capacitor HACC101S30V101 100pF 30V シングルレイヤーチップ、広帯域RFマイクロ波回路用

HACC101S30V101 シングルレイヤーMOSコンデンサ：低インダクタンス、マイクロフォニックフリー 100pF、GHz回路用

HACC101S30V101は、100pF ±10%、30V DC定格のシングルレイヤーMOSコンデンサで、フロートゾーンシリコン基板（>1000Ω・cm）上に300nmの熱酸化SiO2誘電体で構築されています。誘電体。チップ寸法は0.50mm * 0.50mm * 0.15mmで、最小2.5μmの金上面金属化と最小1.0μmの金裏面金属化が施されています。1GHz以上のアプリケーション向けに最適化されており、寄生直列インダクタンス、振動誘起ノイズ、およびコンデンサ間のばらつきがシステムレベルの性能を直接決定します。

1. シングルレイヤー構造がサブ0.05nHのESLを達成する方法

コンデンサの等価直列インダクタンス（ESL）は、デバイスを流れる電流ループが囲む磁束に起因します。積層セラミックコンデンサ（MLCC）では、各内部電極ペアが電流ループを形成し、N個の電極ペアのスタックがN個の並列ループを作成し、それらの相互インダクタンスが建設的に加算されます。その結果、ESLは層数とチップ長の両方に対して悪くスケールします。

シングルレイヤーMOS構造はこのメカニズムを排除します：

• 垂直方向のみの電流経路： 電流は上面金電極から、SiO2誘電体を垂直に通過し、シリコン基板に入り、裏面金電極から流出します。これは最小限の囲まれた面積を持つ単一のループです。内部電極に沿った水平電流の流れはありません。 300nmのSiO2層が誘電体を通る電流経路の長さを定義します。このスケールでは、誘電体領域からの磁束の寄与は、ボンディングワイヤと外部回路の形状によって支配されます。
• 測定されたESL値： 0.50mmチップで、単一の25μm径、0.5mm長の金ボンディングワイヤの場合、全ループインダクタンスは約0.4nHです。ボンディングワイヤの寄与（0.5mmの25μm金ワイヤで約0.35nH）を差し引くと、チップ固有のESLは0.05nH未満になります。複数の並列ボンディングワイヤを使用すると、実効ESLは約1/Nでスケールします。 100pFの場合、0.05nHのESLとの直列共振は2.2GHz以上で発生しますが、チップ固有のESLは十分に低いため、ユーザーが制御するボンディングワイヤのインダクタンスが支配的になり、ボンディングワイヤの長さの選択によって共振周波数を直接制御できます。
• 2. ゼロ圧電応答の材料的根拠コンデンサのマイクロフォニック効果は、機械的ひずみが直接圧電効果（ひずみ→分極）または誘電体の寸法変化（ひずみ→静電容量変調）によって電圧を誘起する場合に発生します。両方のメカニズムは、誘電体材料の結晶構造に依存します。
• 熱酸化SiO2は両方の効果がありません：非晶質構造：

結晶性石英（圧電性）や強誘電性BaTiO3（圧電性と誘電体電気ひずみの両方を持つ）とは異なり、非晶質SiO2は長距離の結晶構造秩序を持っていません。圧電性は非中心対称結晶構造を必要としますが、非晶質シリカのランダムな原子ネットワークはこの条件を満たせません。

強誘電ドメインなし：

X7RおよびX5Rコンデンサのチタン酸バリウム（BaTiO3）は、印加電界下でのペロブスカイト単位格子内のTi4+イオンの再配向に由来する高い誘電率を持っています。このメカニズムは本質的に非線形、ヒステリシス、および機械的に結合しています。SiO2は誘電率が約3.9で、強誘電成分がなく、0Vから定格電圧まで完全に線形のC-V特性が得られます。 すべての誘電体はある程度の誘電体電気ひずみ（電界の二乗に比例するひずみ）を示しますが、SiO2の効果は高K強誘電体よりも桁違いに小さいです。熱酸化SiO2の誘電体電気ひずみ係数は10^-22 m²/V²未満であり、BaTiO3の約10^-16 m²/V²と比較して、100万倍の違いがあります。

• 3. 静電容量均一性のためのウェハーレベルプロセス制御生産ロット全体での静電容量値の一貫性は、誘電体厚さの均一性と電極面積の定義という2つの要因に依存します。HACCの製造シーケンスは両方に対応します： _{±2%の酸化膜厚均一性と±1μmの電極CD制御。標準公差±10%、±5%も利用可能。DCバイアス静電容量の低下なし。} シリコンウェハーは、950-1050℃の石英炉で乾式O2雰囲気下で酸化されます。Deal-Grove酸化速度論は自己制限成長を生成し、150mmウェハー全体での酸化膜厚のばらつきは通常±2%未満です（分光エリプソメトリーでウェハーあたり49点で測定）。 上面金電極は、コンタクトフォトリソグラフィを使用したリフトオフプロセスによって定義されます。電極面積のばらつきは、公称400μmの電極寸法に対する±1μmのリソグラフィマスクCD（Critical Dimension）公差によって制御され、静電容量のばらつきに±0.5%未満寄与します。
• 100%ウェハーレベルDCテスト： すべてのウェハー上のすべてのコンデンササイトは、静電容量（1MHz）、漏れ電流（定格電圧）、および破壊電圧についてプローブされます。仕様限度を超えるサイトは、ダイシング時に除外するためにインク付けされます。ロットの受け入れは、最低95%のプローブ歩留まりに基づきます。 _{±2%の酸化膜厚均一性と±1μmの電極CD制御。標準公差±10%、±5%も利用可能。DCバイアス静電容量の低下なし。} シリコン/SiO2表面と金電極の間に薄いTiW（チタン-タングステン、通常100nm）層が堆積されます。この層は3つの機能を提供します：接着促進（ワイヤボンディング中の金剥離防止）、拡散バリア（高温でのシリコン-金相互拡散防止）、および電流拡散（ボンディングサイトでの局所的な電流密度低減）。^{4. RF性能特性}HACC101S30V101の小信号Sパラメータ測定（1-20GHz、GSGプローブ、ショート-オープン-ロード-スルーキャリブレーション）により、以下の典型的な性能が得られます： 1MHzで>2000、1GHzで>300、5GHzで>80。周波数によるQのロールオフは、RsがESRと基板誘起損失の両方を含む、予想される1/(ωCRs)の傾向に従います。高抵抗フロートゾーン基板（>1000Ω・cm）は、標準的なチョクラルスキーシリコン基板でQを低下させる渦電流損失を最小限に抑えます。
• 挿入損失： 直列接続（2ポート）の挿入損失は、50Ωシステムで6GHzまで0.1dB未満であり、コンデンサは低損失マッチングおよびDCブロッキングアプリケーションに適しています。 0.5mmのボンディングワイヤを使用すると、約0.4nHの全インダクタンスが100pFの値に対して約800MHzで直列自己共振を生成します。これはよく特性化されており、ボンディングワイヤの形状を調整することでシフトできます。これは、ディスクリートパッケージコンデンサでは利用できない自由度です。ニアゼロ固有インダクタンス： ^{チップESLは0.05nH未満。システムインダクタンスはユーザー制御のボンディングワイヤによって支配され、チューニング可能な自己共振を提供します。}ゼロ圧電出力： ^{非晶質SiO2誘電体で圧電係数なし。ゼロ歌唱コンデンサ効果とゼロマイクロフォニックノイズピックアップ。MIL-STD-202 Method 204による振動試験で検証済み（10gピーク加速度、20Hz-2kHzスイープでノイズフロア以上の測定可能な出力なし）。}高い静電容量均一性： _{±2%の酸化膜厚均一性と±1μmの電極CD制御。標準公差±10%、±5%も利用可能。DCバイアス静電容量の低下なし。}TiW-Au金属化システム：

100nm TiWバリア/接着層 + 最小2.5μm金上面電極。ボンディングワイヤ強度>6gf（25μm金ワイヤ）。裏面：銀エポキシとの互換性のためのPtバリア付きTiW-Pt-Au。

高抵抗基板：

• >1000Ω・cmの抵抗率を持つフロートゾーンシリコンは、基板RF損失を最小限に抑え、1GHzでQ>300を可能にします。電気仕様（T = 25℃、特に記載がない場合）値
• テスト条件静電容量
• 100pF ±10%1MHz、1.0Vrms
• 利用可能な公差±10% (K), ±5% (J)定格DC電圧

30V

連続

• 絶縁破壊電圧>100V DC_<0.05nHチップ固有ESL_<0.05nHSパラメータ測定からデエンベデッド
• Qファクタ @ 1MHz>2000
• 代表値Qファクタ @ 1GHz

>300

• 代表値漏れ電流 @ 25℃
• <10nA30V DC<100nA
• 30V DCTCC
• +35ppm/℃-55℃～+125℃
• 静電容量ドリフト（1000時間、125℃、30V）<1%

HTOLライフテスト